Google хочет сделать RISC-V "tier-1" архитектурой для Android. 📱
На прошедшем RISC-V Summit 2022 с докладом выступал Lars Bergstrom, Android's director of engineering в Google, где анонсировал планы компании по поддержке RISC-V архитектуры для операционной системы Android.
Почему же тренд на отказ от ARM мы видим от одного из крупнейших игроков на hi-tech рынке?
Давайте вспомним последние новости, связанные с компанией ARM.
1) ARM открывшая китайское подразделение не смогла организовать эффективное управление своим дочерним подразделением. В итоге - утечка лицензируемых IP, патентов.
"Считается, что китайцы получили в своё распоряжение всё, вплоть до архитектуры Cortex-A77 (разработка 2019 года). Новейшие наборы инструкций Armv9 и весь пакет новых процессоров, интерфейсов и ядер после начала конфликта в Китай передавать не стали."
2) Ужесточение лицензирования IP и суд с Qualcomm и Nuvia
TLDR: Qualcomm поглотила компанию Nuvia и решила воспользоваться лицензиями ARM, поглощенной компании.
Но в удивительном и прекрасном полупроводниковом бизнесе (и не только) цена на лицензию устанавливается в том числе от того, что за компания запрашивает лицензию.
Видимо, ARM решила, что Qualcomm пытаются считерить с лицензионным соглашением, выдав лицензию Nuvia за свою, а Qualcomm в свою очередь, считает. что имеет права не только на интеллектуальную собственность купленной компании, но и на лицензии. Кто прав тут - скоро увидим в суде🍿
3) ARM запрещает использование в одном чипе ARM IP и сторонних модулей.
"Британская компания решила ужесточить также свою политику в отношении разработчиков чипов вроде Qualcomm: они лишатся возможности использовать в однокристальных платформах с Arm-процессорами сторонние компоненты, если Arm предлагает их аналоги в качестве лицензируемого продукта."
Новость резко негативная. Запрет на использование сторонних ip — это удар не только по потребителю лицензии ARM, а также на производителей 3rd party IP.
4) Попытки softbank продать ARM и отказ NVIDIA от сделки.
Следить за этой сделкой было интересно. Одно из условий сделки было расширение штата сотрудников ARM и помню, как же активно в linked in стучались hr'ы ARM'а в личку. Затем в один момент список предлагаемых вакансий значительно сократился, как раз на фоне новостей о блокировке сделки со стороны антимонопольной службы.
По итогу ARM остался британским и перехода в США всех ведущих разработчиков процессорных IP не произошел, но осадочек остался.
И сам факт решение продажи такого бизнеса как ARM вызывает вопросы у клиентов. Если бы NVIDIA все-таки смогла купить ARM, где гарантии, что она не изменила бы текущие лицензионные условия или, например не начала бы отказывать в выдаче лицензии своим прямым конкурентам? И когда такой прецедент был сформирован - компании, которые планируют выпуск продукта на годы вперед, не хотят работать с таким нестабильным партнером.
Программно-аппаратная экосистема RISC-V растет на глазах, не так давно Intel вошел в состав совета директоров RISC-V International, а теперь и Google заявляет о своих планах по работе с данной архитектурой.
Закончу пост фразой Калисты Редмнод🎰 : "RISC-V неизбежен" 😎
На прошедшем RISC-V Summit 2022 с докладом выступал Lars Bergstrom, Android's director of engineering в Google, где анонсировал планы компании по поддержке RISC-V архитектуры для операционной системы Android.
Почему же тренд на отказ от ARM мы видим от одного из крупнейших игроков на hi-tech рынке?
Давайте вспомним последние новости, связанные с компанией ARM.
1) ARM открывшая китайское подразделение не смогла организовать эффективное управление своим дочерним подразделением. В итоге - утечка лицензируемых IP, патентов.
"Считается, что китайцы получили в своё распоряжение всё, вплоть до архитектуры Cortex-A77 (разработка 2019 года). Новейшие наборы инструкций Armv9 и весь пакет новых процессоров, интерфейсов и ядер после начала конфликта в Китай передавать не стали."
2) Ужесточение лицензирования IP и суд с Qualcomm и Nuvia
TLDR: Qualcomm поглотила компанию Nuvia и решила воспользоваться лицензиями ARM, поглощенной компании.
Но в удивительном и прекрасном полупроводниковом бизнесе (и не только) цена на лицензию устанавливается в том числе от того, что за компания запрашивает лицензию.
Видимо, ARM решила, что Qualcomm пытаются считерить с лицензионным соглашением, выдав лицензию Nuvia за свою, а Qualcomm в свою очередь, считает. что имеет права не только на интеллектуальную собственность купленной компании, но и на лицензии. Кто прав тут - скоро увидим в суде
3) ARM запрещает использование в одном чипе ARM IP и сторонних модулей.
"Британская компания решила ужесточить также свою политику в отношении разработчиков чипов вроде Qualcomm: они лишатся возможности использовать в однокристальных платформах с Arm-процессорами сторонние компоненты, если Arm предлагает их аналоги в качестве лицензируемого продукта."
Новость резко негативная. Запрет на использование сторонних ip — это удар не только по потребителю лицензии ARM, а также на производителей 3rd party IP.
4) Попытки softbank продать ARM и отказ NVIDIA от сделки.
Следить за этой сделкой было интересно. Одно из условий сделки было расширение штата сотрудников ARM и помню, как же активно в linked in стучались hr'ы ARM'а в личку. Затем в один момент список предлагаемых вакансий значительно сократился, как раз на фоне новостей о блокировке сделки со стороны антимонопольной службы.
По итогу ARM остался британским и перехода в США всех ведущих разработчиков процессорных IP не произошел, но осадочек остался.
И сам факт решение продажи такого бизнеса как ARM вызывает вопросы у клиентов. Если бы NVIDIA все-таки смогла купить ARM, где гарантии, что она не изменила бы текущие лицензионные условия или, например не начала бы отказывать в выдаче лицензии своим прямым конкурентам? И когда такой прецедент был сформирован - компании, которые планируют выпуск продукта на годы вперед, не хотят работать с таким нестабильным партнером.
Программно-аппаратная экосистема RISC-V растет на глазах, не так давно Intel вошел в состав совета директоров RISC-V International, а теперь и Google заявляет о своих планах по работе с данной архитектурой.
Закончу пост фразой Калисты Редмнод
Please open Telegram to view this post
VIEW IN TELEGRAM
Ars Technica
Google wants RISC-V to be a “tier-1” Android architecture
Google's keynote at the RISC-V Summit promises official, polished support.
MIPS выпустилa первый RISC-V процессор
У компании MIPS действительно непростая и интересная история.
В нулевых сделав ставку на чипы для сетевых роутеров и отказавшись от рынка мобильных устройств компания MIPS уступила в гонке ARM и начала терять лидерство на рынке RISC процессоров.
Достаточно необычный заголовок, не находите?
“MIPS выпустил RISC-V процессор”😑
Теперь когда архитектура MIPS скорее мертва, чем жива, а компания MIPS уже не являются частью Imagination Technology или Wave Computing, то самое время вернуться к истокам - самостоятельному проектированию процессорных IP. Подробнее о нелегком пути компании MIPS можно прочитать тут.
Чем мне запомнилась компания MIPS до перехода на RISC-V ISA?
1) Самый известный MIPS процессор — это конечно же R3000.
Чип R3000 компания Sony использовала в своей легендарной PlayStation. Затем этот процессор был модифицирован для применения в космических спутниках. Почему бы не использовать тот процессор, который долго и настойчиво тестировали миллион геймеров Sony во всем мире играя в различные игры?
2) MIPS успел неплохо закрепиться и на Российском рынке. На базе MIPS ISA выпущены такие процессоры, как: комдив-64, Байкал-Т1, ELISE от Элвис и многие другие.
3) Мне MIPS больше всего запомнился во времена бакалавриата, когда нам презентовали курс MIPSfpga и была возможность поработать с реальным промышленным ядром microAptiv.
Сейчас актуальная версия данного курса - это RVfpga о которой я писал на канале ранее.
После долгого вступления самое время ознакомиться с новым семейством eVocore.
MIPS представляют в какой-то степени классические OoO и in-order ядра, но со своей старой фишкой — MIPS Multi-Threading. Нашел один из старых документов о MIPS MT. Насколько он актуален в текущем контексте не знаю, но ознакомиться можно.
eVocore P8700 - Out-of-Order, а eVocore I8500 - in-order ядро с набором команд RV64GHC.
В 2023м году презентовать ядро и без возможности интеграции векторного сопроцессора?🧐
Думаю, это первый вопрос, который возникает после прочтения списка поддерживаемых расширений. Выглядит немного странно с первого взгляда, но когда начинаешься копаться в особенностях hardware multi-threading, то понимаешь, что дублирование векторного регистрового флага для каждого треда непозволительно дорогая затея.
Что действительно выглядит странно — это отсутствие поддержки Bitmanip расширения, которое значительно повышает производительность процессорного ядра при достаточно простой имплементации.
Резюмируя все вышесказанное: компания MIPS, как и обещала переключилась на разработку RISC-V процессоров. Используя опыт разработки микропроцессоров на базе ISA MIPS, старые, но проверенные микроархитектурные решения и огромную коллекцию патентов, представили новое семейство RISC-V cpu ip. Среди фишек и конкурентных преимуществ можно отметить технологию multi-threading.
Надеюсь, что с переходом на новую ISA черная полоса компании сменится на белую и мы увидим новые решения от компании MIPS.
p.s. а получается они просто переписали декодер у старых P/I-class процессоров и выдали за новые RISC-V CPU IP?🤪
У компании MIPS действительно непростая и интересная история.
В нулевых сделав ставку на чипы для сетевых роутеров и отказавшись от рынка мобильных устройств компания MIPS уступила в гонке ARM и начала терять лидерство на рынке RISC процессоров.
Достаточно необычный заголовок, не находите?
“MIPS выпустил RISC-V процессор”
Теперь когда архитектура MIPS скорее мертва, чем жива, а компания MIPS уже не являются частью Imagination Technology или Wave Computing, то самое время вернуться к истокам - самостоятельному проектированию процессорных IP. Подробнее о нелегком пути компании MIPS можно прочитать тут.
Чем мне запомнилась компания MIPS до перехода на RISC-V ISA?
1) Самый известный MIPS процессор — это конечно же R3000.
Чип R3000 компания Sony использовала в своей легендарной PlayStation. Затем этот процессор был модифицирован для применения в космических спутниках. Почему бы не использовать тот процессор, который долго и настойчиво тестировали миллион геймеров Sony во всем мире играя в различные игры?
2) MIPS успел неплохо закрепиться и на Российском рынке. На базе MIPS ISA выпущены такие процессоры, как: комдив-64, Байкал-Т1, ELISE от Элвис и многие другие.
3) Мне MIPS больше всего запомнился во времена бакалавриата, когда нам презентовали курс MIPSfpga и была возможность поработать с реальным промышленным ядром microAptiv.
Сейчас актуальная версия данного курса - это RVfpga о которой я писал на канале ранее.
После долгого вступления самое время ознакомиться с новым семейством eVocore.
MIPS представляют в какой-то степени классические OoO и in-order ядра, но со своей старой фишкой — MIPS Multi-Threading. Нашел один из старых документов о MIPS MT. Насколько он актуален в текущем контексте не знаю, но ознакомиться можно.
eVocore P8700 - Out-of-Order, а eVocore I8500 - in-order ядро с набором команд RV64GHC.
В 2023м году презентовать ядро и без возможности интеграции векторного сопроцессора?🧐
Думаю, это первый вопрос, который возникает после прочтения списка поддерживаемых расширений. Выглядит немного странно с первого взгляда, но когда начинаешься копаться в особенностях hardware multi-threading, то понимаешь, что дублирование векторного регистрового флага для каждого треда непозволительно дорогая затея.
Что действительно выглядит странно — это отсутствие поддержки Bitmanip расширения, которое значительно повышает производительность процессорного ядра при достаточно простой имплементации.
Резюмируя все вышесказанное: компания MIPS, как и обещала переключилась на разработку RISC-V процессоров. Используя опыт разработки микропроцессоров на базе ISA MIPS, старые, но проверенные микроархитектурные решения и огромную коллекцию патентов, представили новое семейство RISC-V cpu ip. Среди фишек и конкурентных преимуществ можно отметить технологию multi-threading.
Надеюсь, что с переходом на новую ISA черная полоса компании сменится на белую и мы увидим новые решения от компании MIPS.
p.s. а получается они просто переписали декодер у старых P/I-class процессоров и выдали за новые RISC-V CPU IP?🤪
Please open Telegram to view this post
VIEW IN TELEGRAM
RISC-V в космосе🚀
Не так давно SiFive в новостном релизе сообщила, что для HPSC (High-Performance Spaceflight Computer) NASA выбрала чип на базе архитектуры RISC-V.
В этой заметке поговорим о ядре производства шведской компании Gaisler, который является основой бортового вычислителя космического сателлита TRISAT-R, разработанного в рамках совместного проекта Европейского космического агентства, компании CAES, Skylabs и Мариборского университета.
Компания GAISLER, хорошо знакома всем по семейству процессоров LEON, на базе SPARC архитектуры. Gaisler еще в далеком 2005 году выкладывала некоторые свои ядра в open-source. Про опыт интеграции ядер LEON в коммерческие проекты можете прочитать в статье на design-reuse.
Все свои ядра GAISLER разрабатывают исключительно на VHDL, что является визитной карточкой любых aero-space проектов. А как вы хотели? Без строгой типизации в космосе никуда 🛰
TRISAT-R CubeSat - это научно-образовательная миссия для составления карты ионизирующего излучения на средней околоземной орбите. Отследить текущее положение сателлита в космосе и ознакомиться с состоянием батареи можно на этом сайте.
Одноплатный бортовой компьютер NANOhpm-obc построен на базе процессорного ядра отказоустойчивого 32-bit NOEL-V CPU IP.
Бортовой компьютер (на рисунке) так же имеет 2 ГБ DD3 памяти с ECC-protected, энергонезависимая NVM flash EDAC-protected для хранения телеметрических данных, логов и.т.д.
Почему же RISC-V? Компания GAISLER почти 20 лет уже работала с ядрами на базе архитектуры SPARC и успешно реализовывала свои продукты в проектах с повышенными требованиями по отказоустойчивости. GAISLER объясняет свой переход на RISC-V так:
▫️под SPARC не разрабатывается новое программное обеспечение;
▫️для SPARC фактически остановилась разработка и поддержка компилятора;
▫️несколько лет назад такие крупные заказчики, как Fijutsu и Oracle прекратили поддержку SPARC;
NOEL-V с поддержкой signle-precision FPU блока реализован не в виде ASIC, а в качестве soft-ip на базе FPGA Microchip PolarFire. Почему FPGA, a не ASIC? Думаю, ответ в том, что в проекте используется только 1 сателлит, для которого выпускать 1 ASIC коммерчески невыгодно.
Ознакомиться с open-source решениями от Gaisler можно на сайте компании.
Какие продукты представляет компания GRLIP IP узнать из мануала на 2000 страниц🤌
Почему я считаю, что RISC-V отлично подходит для aero-space задач:
1) сохранение постоянства нахождения старшего бита для инструкций форматов
2) Тут немного спорный аргумент, но почему бы не обсудить его в комментариях?🤓
Наличие расширения E, которое сокращает размер целочисленного регистрового файла с 32 регистров до 16. Как мы можем это использовать? Почему бы для отказоустойчивого ядра не дублировать регистровый файл, чтобы иметь возможность детектировать сбой аппаратуры, сравнивая рег.файлы?
По энергозатратам, не учитывая логику мультиплексирования сигналов получаем почти тоже самое энергопотребление. А как известно в load/store архитектурах регистровый файл можно назвать самым горячим с точки зрения энергопотребления и самым дорогим с точки зрения иерархии памяти.
Например если сателлит/искусственный спутник земли питается от солнечной панели, то данное решение, как мне кажется, смотрится неплохо. Порезав производительность ядра мы можем инвестировать освобожденный ресурс в другую контрольную логику для сбора телеметрии, например.
Безусловно это очень небольшой выигрыш в энергопотреблении, но возможно это применимо для задач малогабаритных спутников.
3) Постоянное развитие программной экосистемы, что упрощает выход на рынок программно-аппаратного комплекса на базе RISC-V CPU IP.
p.s. давно хотел поработать с Gaisler в проекте по разработке NOEL-V, но VHDL непреодолимая ноша для меня, особенно после SystemVerilog. Интересно с текущим верификационными инструментами есть ли компании, которые проектируют ядра для применения в космосе, но не на VHDL? Судя по тому, что я видел на linkedin ситуация никак не изменилась🧐
Не так давно SiFive в новостном релизе сообщила, что для HPSC (High-Performance Spaceflight Computer) NASA выбрала чип на базе архитектуры RISC-V.
В этой заметке поговорим о ядре производства шведской компании Gaisler, который является основой бортового вычислителя космического сателлита TRISAT-R, разработанного в рамках совместного проекта Европейского космического агентства, компании CAES, Skylabs и Мариборского университета.
Компания GAISLER, хорошо знакома всем по семейству процессоров LEON, на базе SPARC архитектуры. Gaisler еще в далеком 2005 году выкладывала некоторые свои ядра в open-source. Про опыт интеграции ядер LEON в коммерческие проекты можете прочитать в статье на design-reuse.
Все свои ядра GAISLER разрабатывают исключительно на VHDL, что является визитной карточкой любых aero-space проектов. А как вы хотели? Без строгой типизации в космосе никуда 🛰
TRISAT-R CubeSat - это научно-образовательная миссия для составления карты ионизирующего излучения на средней околоземной орбите. Отследить текущее положение сателлита в космосе и ознакомиться с состоянием батареи можно на этом сайте.
Одноплатный бортовой компьютер NANOhpm-obc построен на базе процессорного ядра отказоустойчивого 32-bit NOEL-V CPU IP.
Бортовой компьютер (на рисунке) так же имеет 2 ГБ DD3 памяти с ECC-protected, энергонезависимая NVM flash EDAC-protected для хранения телеметрических данных, логов и.т.д.
Почему же RISC-V? Компания GAISLER почти 20 лет уже работала с ядрами на базе архитектуры SPARC и успешно реализовывала свои продукты в проектах с повышенными требованиями по отказоустойчивости. GAISLER объясняет свой переход на RISC-V так:
▫️под SPARC не разрабатывается новое программное обеспечение;
▫️для SPARC фактически остановилась разработка и поддержка компилятора;
▫️несколько лет назад такие крупные заказчики, как Fijutsu и Oracle прекратили поддержку SPARC;
NOEL-V с поддержкой signle-precision FPU блока реализован не в виде ASIC, а в качестве soft-ip на базе FPGA Microchip PolarFire. Почему FPGA, a не ASIC? Думаю, ответ в том, что в проекте используется только 1 сателлит, для которого выпускать 1 ASIC коммерчески невыгодно.
Ознакомиться с open-source решениями от Gaisler можно на сайте компании.
Какие продукты представляет компания GRLIP IP узнать из мануала на 2000 страниц🤌
Почему я считаю, что RISC-V отлично подходит для aero-space задач:
1) сохранение постоянства нахождения старшего бита для инструкций форматов
R, I, S, B, U, J, что уменьшает необходимое количество аппаратных ресурсов для извлечения знакового бита.2) Тут немного спорный аргумент, но почему бы не обсудить его в комментариях?🤓
Наличие расширения E, которое сокращает размер целочисленного регистрового файла с 32 регистров до 16. Как мы можем это использовать? Почему бы для отказоустойчивого ядра не дублировать регистровый файл, чтобы иметь возможность детектировать сбой аппаратуры, сравнивая рег.файлы?
По энергозатратам, не учитывая логику мультиплексирования сигналов получаем почти тоже самое энергопотребление. А как известно в load/store архитектурах регистровый файл можно назвать самым горячим с точки зрения энергопотребления и самым дорогим с точки зрения иерархии памяти.
Например если сателлит/искусственный спутник земли питается от солнечной панели, то данное решение, как мне кажется, смотрится неплохо. Порезав производительность ядра мы можем инвестировать освобожденный ресурс в другую контрольную логику для сбора телеметрии, например.
Безусловно это очень небольшой выигрыш в энергопотреблении, но возможно это применимо для задач малогабаритных спутников.
3) Постоянное развитие программной экосистемы, что упрощает выход на рынок программно-аппаратного комплекса на базе RISC-V CPU IP.
p.s. давно хотел поработать с Gaisler в проекте по разработке NOEL-V, но VHDL непреодолимая ноша для меня, особенно после SystemVerilog. Интересно с текущим верификационными инструментами есть ли компании, которые проектируют ядра для применения в космосе, но не на VHDL? Судя по тому, что я видел на linkedin ситуация никак не изменилась🧐
Всем привет 👋
Решил немного разбавить лонгриды ссылками на интересные, по мнению автора канала, ресурсы.
Сегодня хочу поделиться с вами блогом Николаса Бруни.
Николас один из авторов книги Handbook of floating-point arithmetic и наверное каждый, кто проектировал FPU блоки слышал о Николасе.
Блог Николас ведет с 2016-го года, но я рекомендую ознакомиться с его серией постов о Векторном расширении для RISC-V.
В своих постах Николас дает комментарии и объяснения сложно и неоднозначно описанной векторной спецификации.
Например, из этого поста можно узнать, как собрать компилятор для запуска программ с векторными инструкциями.
А в этой заметке разбираются базовые определения и термины, присущие векторной risc-v спецификации -
Если векторная спецификация не так интересна и вам хотелось бы больше узнать о скалярных расширениях, то в этой заметке можете ознакомиться с разбором Compressed extension.
Решил немного разбавить лонгриды ссылками на интересные, по мнению автора канала, ресурсы.
Сегодня хочу поделиться с вами блогом Николаса Бруни.
Николас один из авторов книги Handbook of floating-point arithmetic и наверное каждый, кто проектировал FPU блоки слышал о Николасе.
Блог Николас ведет с 2016-го года, но я рекомендую ознакомиться с его серией постов о Векторном расширении для RISC-V.
В своих постах Николас дает комментарии и объяснения сложно и неоднозначно описанной векторной спецификации.
Например, из этого поста можно узнать, как собрать компилятор для запуска программ с векторными инструкциями.
А в этой заметке разбираются базовые определения и термины, присущие векторной risc-v спецификации -
mask, tail, vector length, vlmax.Если векторная спецификация не так интересна и вам хотелось бы больше узнать о скалярных расширениях, то в этой заметке можете ознакомиться с разбором Compressed extension.
Please open Telegram to view this post
VIEW IN TELEGRAM
Войти в АйТи разработку аппаратного обеспечения⌨️
Если есть желание изучить основы проектирования, верификации аппаратуры, то сейчас самое подходящее время для этого.
На этой неделе начинается весенний семестр Школы Синтеза.
В субботу 28.01.2021, в 12.00 по московскому времени пройдет первое занятие весеннего семестра [ссылка на трансляцию].
Тема занятия: "FIFO - теория и дизайн"
Записи прошедших занятий можно найти в соответствующем разделе на сайте Истового инженера.
Все занятия бесплатные и проводят их инженеры с опытом работы в hardware индустрии. В курсе есть занятия от основ проектирования простейшей комбинаторной логики, до разработки RISC-V процессора с прототипированием на FPGA.
В прошлом году с коллегами подготовили занятие для Школы Синтеза по работе кэша с RISC-V процессором.
Запись лекции, ссылка с исходниками на git.
А если ищешь набор материалов по теме RISC-V, у меня и такое тоже есть😏
Так что если захотели попробовать себя в роли RTL инженера, то бегом изучать инструкцию по установке необходимых инструментов проектирования [САПР Quartus] .
Чатик с Q&A по занятиям в Школе Синтеза можете найти тут
Если есть желание изучить основы проектирования, верификации аппаратуры, то сейчас самое подходящее время для этого.
На этой неделе начинается весенний семестр Школы Синтеза.
В субботу 28.01.2021, в 12.00 по московскому времени пройдет первое занятие весеннего семестра [ссылка на трансляцию].
Тема занятия: "FIFO - теория и дизайн"
Записи прошедших занятий можно найти в соответствующем разделе на сайте Истового инженера.
Все занятия бесплатные и проводят их инженеры с опытом работы в hardware индустрии. В курсе есть занятия от основ проектирования простейшей комбинаторной логики, до разработки RISC-V процессора с прототипированием на FPGA.
В прошлом году с коллегами подготовили занятие для Школы Синтеза по работе кэша с RISC-V процессором.
Запись лекции, ссылка с исходниками на git.
А если ищешь набор материалов по теме RISC-V, у меня и такое тоже есть
Так что если захотели попробовать себя в роли RTL инженера, то бегом изучать инструкцию по установке необходимых инструментов проектирования [САПР Quartus] .
Чатик с Q&A по занятиям в Школе Синтеза можете найти тут
Please open Telegram to view this post
VIEW IN TELEGRAM
Истовый инженер
Школа синтеза цифровых схем
Школа синтеза цифровых схем – это образовательная инициатива, созданная для быстрого освоения современных подходов к проектированию цифровых микросхем.
Сегодня начинаем новую рубрику - best practice, по мнению автора канала конечно же☺️
На повестке дня: Set membership (inside) operator
Открыл для себя новый оператор в SystemVerilog для задач в синтезируемом подмножестве языка.
SystemVerilog привнес интересные нововведения в языке, которые должны были упростить жизнь RTL-инженерам. Например interface или modport, но EDA тулы до сих пор не могут выдать стабильные результаты синтеза SystemVerilog кода, при использовании новых фич языка.
Спасибо хотя бы за
Что же делает оператор
Оператор возвращает
Как и где применять?
▫️построение зависимостей внутри FSM
▫️поиск битовой подстроки в битовом векторе:
⏺ NOTE⏺
Протестировал оператор в Synopsys 2022.1, Vivado 2020.1, Siemens Oasys-RTL 2022.1.R1, Cadence Genus 21.1. Все эти тулы поддерживают стандарт SystemVerilog-2012 (IEEE Standard 1800-2012), не уверен что тулы, которые поддерживают стандарты 2009-го или 2005-го года корректно работают с
На повестке дня: Set membership (inside) operator
Открыл для себя новый оператор в SystemVerilog для задач в синтезируемом подмножестве языка.
SystemVerilog привнес интересные нововведения в языке, которые должны были упростить жизнь RTL-инженерам. Например interface или modport, но EDA тулы до сих пор не могут выдать стабильные результаты синтеза SystemVerilog кода, при использовании новых фич языка.
Спасибо хотя бы за
enum и package. Теперь наследовать параметры, и описывать fsm стало на порядок проще и удобнее.Что же делает оператор
inside?Оператор возвращает
1'b1 если сравниваемое выражение [слева от ключевого слова inside] совпадает с любым из выражений в наборе {}, в остальных случаях 1'b0 (синтаксис смотри на скриншоте).Как и где применять?
▫️построение зависимостей внутри FSM
▫️поиск битовой подстроки в битовом векторе:
always_comb begin▫️поиск элемента в массиве хранимых регистров
flag = data_in inside {8'b??0011??};
end // true if the middle bits of data match 4'b0011
always_comb begin▫️пример из моего текущего проекта - при помощи
prime_val = data_in inside {data_set_array};
end // true if data matches a value inside the data_set_array array
inside определяю тип команды для FMA блока: FMADD,FMSUB,FNMADD, и.т.д - в зависимости от команды понимаю нужно ли мне изменять знак одного из операндов или нет. Очень удобная замена ==, | операторов получилась.Протестировал оператор в Synopsys 2022.1, Vivado 2020.1, Siemens Oasys-RTL 2022.1.R1, Cadence Genus 21.1. Все эти тулы поддерживают стандарт SystemVerilog-2012 (IEEE Standard 1800-2012), не уверен что тулы, которые поддерживают стандарты 2009-го или 2005-го года корректно работают с
inside
#bestpracticePlease open Telegram to view this post
VIEW IN TELEGRAM
Продолжаем новую рубрику - best practice, по мнению автора канала👍
Сегодня поговорим о способах описания процедурных блоков
В
Как правило, при разработке на языках Verilog/SystemVerilog, хорошим тоном считается под каждый триггер описывать отдельный блок
По итогу описание блока🛑
Так же подумали сотрудники ETH Zurich и Болонского университета.
У pulpino есть прекрасный Common Cells Repository, где собраны различные типовые блоки. Делители clock'a, clock domain crossing, FIFO, и много другое.
Интересует нас Common register defines for RTL designs aka как описать
Список всех дефайнов смотри в комментариях на git'e.
Почему мне нравится такой подход описания процедурных блоков:
1) единое оформление для описания триггеров — повышение читабельности кода и упрощение рефакторинга
2) соблюдение правила: 1 сигнал, 1 процедурный блок
Не уверен, что такой подход нужно использовать всегда и везде, но при построении сложных вычислителей, показалось удобным и наглядным.
Что думаете о таком подходе?🧐
#bestpractice
Сегодня поговорим о способах описания процедурных блоков
always_ff. Конструкция проста и понятна: фронт, список чувствительности, опиши сигналы, с которыми хочешь работать. В
always_ff, мы можем указать свойство для сигналов сброса и разрешения - синхронный/асинхронный сигнал, фронт срабатывания. Как правило, при разработке на языках Verilog/SystemVerilog, хорошим тоном считается под каждый триггер описывать отдельный блок
always, за исключением сигналов со схожим назначением, например op_a, op_b можно описать в одном always блоке.По итогу описание блока
always, в среднем, занимает 3-7 строчек. А может как-то можно сократить бездумное написание одних и тех же ключевых слов, описания одних и тех же условий?Так же подумали сотрудники ETH Zurich и Болонского университета.
У pulpino есть прекрасный Common Cells Repository, где собраны различные типовые блоки. Делители clock'a, clock domain crossing, FIFO, и много другое.
Интересует нас Common register defines for RTL designs aka как описать
always_ff с синхронным сбросом и асинхронным сигналом загрузки в одну строку. Список всех дефайнов смотри в комментариях на git'e.
Почему мне нравится такой подход описания процедурных блоков:
1) единое оформление для описания триггеров — повышение читабельности кода и упрощение рефакторинга
2) соблюдение правила: 1 сигнал, 1 процедурный блок
always_ff
3) пример, как можно элегантно описывать многостадийные конвейеры через genvar
4) неявно, но соблюдаешь следующее правило — внутри тела дефайна описываешь вход в FF, выход и не запихиваешь в процедурный блок сложные комбинационные выражение, а описываешь их в других местах, например через assign или always_comb. Такой подход к описанию мне кажется максимально верным. Все как в учебниках, "облачко" комбинационной логики, триггер.Не уверен, что такой подход нужно использовать всегда и везде, но при построении сложных вычислителей, показалось удобным и наглядным.
Что думаете о таком подходе?🧐
#bestpractice
Please open Telegram to view this post
VIEW IN TELEGRAM
Intel прекратил поддержку Pathfinder для RISC-V😮
После не лучшего в истории компании отчета о доходах, Intel, видимо решила закрыть неприбыльные направления внутри компании.
Под сокращение, кроме Pathfiner'a попала и программа разработки сетевых коммутаторов.
Теперь новостные ресурсы рассуждают, верную ли Intel сделала ставку на RISC-V и означает ли остановка поддержки Pathfinder знаком, что Intel не заинтересована в разработке программных и аппаратных решений в экосистеме RISC-V?
3dnews рассказывает, что программа Pathfinder является "проявлением доброй воли со стороны Intel по отношению к сообществу RISC-V".
Ведь мир проектирования процессоров только и построен на жестах доброй воли. Немного странно видеть такие фразы в околотехническихх текстах🥲
Pathfinder собрал основные компоненты программной разработки и прототипирования в одну платформу [смотри пикчу]. Фактически это большой SDK, с поддержкой ряда opensource ядер в бесплатной лицензии и коммерческих в случае покупки лицензии.
В качестве IDE выступает старый-добрый Eclipse, симуляторы qemu, Imperas (в платной версии), набор OS из freertos, yocto и всего того, что можно и так найти на просторах git'a.
Для того, чтобы получше понять, что такое Pathfinder посмотрите этот доклад.
Вот я смотрю на этот набор программных пакетов и не могу понять для кого это решение? Кто потребитель? Какие задачи решает Pathfinder?
Если это платформа для энтузиастов или маленьких дизайн-центров, то в качестве отладочной FPGA платы можно купить только специальную плату, которая поддерживается в Pathfinder'e. Такое ограничение думаю резко снизило востребованность в данной платформе. При этом нету возможности написать конфиг для кастомной отладочной платы на базе ПЛИС от Intel/Altera, что усложняет интеграцию Pathfinder в рабочий процесс. Энтузиастам зачастую проще купить условный icebreaker за 80$ и самому развернуть маршрут HDL/HCL to .bin, C to .hex и прикрутить отладчик по jtag, нежели отдать 500$ под отладку и радоваться готовому решению.
Для больших компаний есть свои, настроенные под внутренние нужды, CI/CD процессы, где уровень автоматизации, как минимум не ниже, чем в продукте от Intel.
По итогу так и неясно кто конечный потребитель продукта и чем этот продукт должен привлекать новых пользователей. Возможно проблема в том, что пиарщики и менеджеры Интела так и не объяснили внятно, подробно, с юзеркейсами что же такое Pathfinder и как его готовить.
Если говорить о заинтересованности Intel в RISC-V, то давайте не будем забывать, что компания запустила - Intel Foundry Services. На техпроцессе Intel 4 уже испекли чип для SiFive.
Или новость о инвестициях $400m
в Barcelona Supercomputing Center - для разработки нового поколения zettascale суперкомпьютеров на базе RISC-V.
Выводы о заинтересованности Intel в RISC-V каждый сделает сам.
Stay tuned☺️
После не лучшего в истории компании отчета о доходах, Intel, видимо решила закрыть неприбыльные направления внутри компании.
Под сокращение, кроме Pathfiner'a попала и программа разработки сетевых коммутаторов.
Теперь новостные ресурсы рассуждают, верную ли Intel сделала ставку на RISC-V и означает ли остановка поддержки Pathfinder знаком, что Intel не заинтересована в разработке программных и аппаратных решений в экосистеме RISC-V?
3dnews рассказывает, что программа Pathfinder является "проявлением доброй воли со стороны Intel по отношению к сообществу RISC-V".
Ведь мир проектирования процессоров только и построен на жестах доброй воли. Немного странно видеть такие фразы в околотехническихх текстах
Pathfinder собрал основные компоненты программной разработки и прототипирования в одну платформу [смотри пикчу]. Фактически это большой SDK, с поддержкой ряда opensource ядер в бесплатной лицензии и коммерческих в случае покупки лицензии.
В качестве IDE выступает старый-добрый Eclipse, симуляторы qemu, Imperas (в платной версии), набор OS из freertos, yocto и всего того, что можно и так найти на просторах git'a.
Для того, чтобы получше понять, что такое Pathfinder посмотрите этот доклад.
Вот я смотрю на этот набор программных пакетов и не могу понять для кого это решение? Кто потребитель? Какие задачи решает Pathfinder?
Если это платформа для энтузиастов или маленьких дизайн-центров, то в качестве отладочной FPGA платы можно купить только специальную плату, которая поддерживается в Pathfinder'e. Такое ограничение думаю резко снизило востребованность в данной платформе. При этом нету возможности написать конфиг для кастомной отладочной платы на базе ПЛИС от Intel/Altera, что усложняет интеграцию Pathfinder в рабочий процесс. Энтузиастам зачастую проще купить условный icebreaker за 80$ и самому развернуть маршрут HDL/HCL to .bin, C to .hex и прикрутить отладчик по jtag, нежели отдать 500$ под отладку и радоваться готовому решению.
Для больших компаний есть свои, настроенные под внутренние нужды, CI/CD процессы, где уровень автоматизации, как минимум не ниже, чем в продукте от Intel.
По итогу так и неясно кто конечный потребитель продукта и чем этот продукт должен привлекать новых пользователей. Возможно проблема в том, что пиарщики и менеджеры Интела так и не объяснили внятно, подробно, с юзеркейсами что же такое Pathfinder и как его готовить.
Если говорить о заинтересованности Intel в RISC-V, то давайте не будем забывать, что компания запустила - Intel Foundry Services. На техпроцессе Intel 4 уже испекли чип для SiFive.
Или новость о инвестициях $400m
в Barcelona Supercomputing Center - для разработки нового поколения zettascale суперкомпьютеров на базе RISC-V.
Выводы о заинтересованности Intel в RISC-V каждый сделает сам.
Stay tuned
Please open Telegram to view this post
VIEW IN TELEGRAM
Программно-аппаратная платформа VOSTOK UNO-VN035 в формате Arduino UNO на базе российского RISC процессора
Компания Vostok отгрузили первую партию плат на базе процессора от НИИЭТ 1921ВК035.
На сходстве в форм факторах печатных плат — сходства с Arduino Uno заканчиваются.
В качестве контроллера стоит не 8-битная ATmega328P, а 32 битный RISC контроллер.(скорее всего ARM, но подтверждений этому на сайте НИИЭТ не нашел)
В документации на отладочную плату MotorControlBoard удалось найти информацию о ядре микроконтроллера — ARM Cortex-M4F. Так же для лучшего понимания продуктовой линейки НИИЭТ можно ознакомиться с этой статьей.
Что бросается в глаза - А где корпус?❔
Или это такая же фишка, как у Амура?
Видимо с корпусированиемвсегда сейчас большие проблемы. Ждем версии в родном керамическом пластиковом корпусе.
Цена сейчас не маленькая 5000-7000 рублей за отладочную плату, но обусловлено это "исключительно себестоимостью изделия на малых партиях, как с точки зрения стоимости производства, так и с точки зрения комплектующих".
Что там по ТТХ микроконтроллера?
Программировать микроконтроллер можно, как и через Arduino IDE, так и через Platform IO.
Инструкции смотри в телеграм канале Vostok.
Новость отличная, рад видеть разнообразие на рынке ЭКБ.
Остается пожелать удачи коллегам с выходом в mass production☕️
p.s. получается "разморозились" на Востоке. Судя по фото платы в статье на хабре вся проблема лежит как раз в массовой производстве и корпусировании контроллеров
Компания Vostok отгрузили первую партию плат на базе процессора от НИИЭТ 1921ВК035.
На сходстве в форм факторах печатных плат — сходства с Arduino Uno заканчиваются.
В качестве контроллера стоит не 8-битная ATmega328P, а 32 битный RISC контроллер.
Что бросается в глаза - А где корпус?
Или это такая же фишка, как у Амура?
Видимо с корпусированием
Цена сейчас не маленькая 5000-7000 рублей за отладочную плату, но обусловлено это "исключительно себестоимостью изделия на малых партиях, как с точки зрения стоимости производства, так и с точки зрения комплектующих".
Что там по ТТХ микроконтроллера?
• Тактовая частота, МГц 100
• Память ОЗУ: 16 Кбайт; ПЗУ (FLASH): 64 Кбайт
• Интерфейсы CAN,UART-2, SPI, I2C
• Напряжение питания, 3,3В (± 10 %)
• 16-канальный DMA
• Система отладки с интерфейсами JTAG и SWD
• FPU
Документацию на микроконтроллер 1921ВК035 можно найти тут.Программировать микроконтроллер можно, как и через Arduino IDE, так и через Platform IO.
Инструкции смотри в телеграм канале Vostok.
Новость отличная, рад видеть разнообразие на рынке ЭКБ.
Остается пожелать удачи коллегам с выходом в mass production
p.s. получается "разморозились" на Востоке. Судя по фото платы в статье на хабре вся проблема лежит как раз в массовой производстве и корпусировании контроллеров
Please open Telegram to view this post
VIEW IN TELEGRAM
Open-Source Posit Dot-Product Unit
Всем привет. Сегодня принес вам интересный opensource проект😳
Вдобавок ловите ссылку на статью с arxiv'a.
В статье рассказывается о блоке обработки скалярных произведений в формате Posit.
Если до этого никогда не слышали про Posit, то вот ссылка на серию статей на Хабре и ссылка на мой доклад с конференции FPGA-Systems.
Все исходники написаны на SystemVerilog - никакого вам нагенеренного VHDL через FloPoCo, как в случае с проектом PERCIVAL или HCL Chisel.
Результат работы FloPoCo можете посмотреть тут.
Чем интересен этот проект?
◽️Во-первых по сути первая открытая реализация не простого умножителя или сумматоре в базисе Posit-арифметики, а целый параметризуемый Dot-Product Unit.
◽️Во-вторых большой простор для модификации и контрибута в opensource. Например, у Posit есть два формата декодирования входной битовой строки. Классическая, представленная в стандарте и hardware-friendly от Густафсона и Йонемото. Или почему бы не прикрутить тест на базе cocotb для верификации. Для этого даже есть user-friendly библиотека SoftPosit.
◽️В-третьих проект написан без 3rd party IP, никаких привязок в синтезе под ASIC, или под определенное семейства FPGA. Чистый HDL, что еще нам нужно-то?
Из минусов - никаких тестовых векторов и тестбенчей [см пункт 2].
Задел отличный, как и для инженерного, так и для академического творчества💻
Stay tuned 😎
Всем привет. Сегодня принес вам интересный opensource проект
Вдобавок ловите ссылку на статью с arxiv'a.
В статье рассказывается о блоке обработки скалярных произведений в формате Posit.
Если до этого никогда не слышали про Posit, то вот ссылка на серию статей на Хабре и ссылка на мой доклад с конференции FPGA-Systems.
Все исходники написаны на SystemVerilog - никакого вам нагенеренного VHDL через FloPoCo, как в случае с проектом PERCIVAL или HCL Chisel.
Результат работы FloPoCo можете посмотреть тут.
Чем интересен этот проект?
◽️Во-первых по сути первая открытая реализация не простого умножителя или сумматоре в базисе Posit-арифметики, а целый параметризуемый Dot-Product Unit.
◽️Во-вторых большой простор для модификации и контрибута в opensource. Например, у Posit есть два формата декодирования входной битовой строки. Классическая, представленная в стандарте и hardware-friendly от Густафсона и Йонемото. Или почему бы не прикрутить тест на базе cocotb для верификации. Для этого даже есть user-friendly библиотека SoftPosit.
◽️В-третьих проект написан без 3rd party IP, никаких привязок в синтезе под ASIC, или под определенное семейства FPGA. Чистый HDL, что еще нам нужно-то?
Из минусов - никаких тестовых векторов и тестбенчей [см пункт 2].
Задел отличный, как и для инженерного, так и для академического творчества
Stay tuned 😎
Please open Telegram to view this post
VIEW IN TELEGRAM
GitHub
GitHub - qleenju/PDPU: PDPU: An Open-Source Posit Dot-Product Unit for Deep Learning Applications
PDPU: An Open-Source Posit Dot-Product Unit for Deep Learning Applications - qleenju/PDPU
RISC-V Summit в Европе 😱
Всем привет. Сегодня принес вам свежий анонс - европейский RISC-V Summit.
Место проведения: Барселона🇪🇸
Даты: 05.06.2023-09.06.2023
Сейчас открыта стадия Call for Submissions [прием заявок на выступление и докладов]. Если заинтересованы в выступлении на RISC-V Summit Europe подать текст с черновым описанием вашего доклада нужно до 13-го Марта. Подробнее расписание смотри в разделе Important Dates.
Список тем для подготовки докладов:
▫️ Automotive
▫️ Cloud computing
▫️ Compilation and code optimization
▫️ Embedded systems, IoT, edge computing
▫️ Hardware/software co-design
▫️ High-performance computing
▫️ Open EDA tools
▫️ Open-source hardware and open silicon
▫️ Operating system and software ecosystem
▫️ RISC-V related educational activities
▫️ RISC-V ISA extensions
▫️ Systems-on-Chip, including processor cores, accelerators, peripherals
▫️ Security and functional safety
▫️ Verification
▫️ Any other topic related to RISC-V and open hardware
Так что если есть что рассказать — бегом писать абстракт и гуглить специфику оформления визы👨💻
Всем привет. Сегодня принес вам свежий анонс - европейский RISC-V Summit.
Место проведения: Барселона🇪🇸
Даты: 05.06.2023-09.06.2023
Сейчас открыта стадия Call for Submissions [прием заявок на выступление и докладов]. Если заинтересованы в выступлении на RISC-V Summit Europe подать текст с черновым описанием вашего доклада нужно до 13-го Марта. Подробнее расписание смотри в разделе Important Dates.
Список тем для подготовки докладов:
▫️ Automotive
▫️ Cloud computing
▫️ Compilation and code optimization
▫️ Embedded systems, IoT, edge computing
▫️ Hardware/software co-design
▫️ High-performance computing
▫️ Open EDA tools
▫️ Open-source hardware and open silicon
▫️ Operating system and software ecosystem
▫️ RISC-V related educational activities
▫️ RISC-V ISA extensions
▫️ Systems-on-Chip, including processor cores, accelerators, peripherals
▫️ Security and functional safety
▫️ Verification
▫️ Any other topic related to RISC-V and open hardware
Так что если есть что рассказать — бегом писать абстракт и гуглить специфику оформления визы
Please open Telegram to view this post
VIEW IN TELEGRAM
SiliWiz aka кремниевый маг 🧙♂️
Всем привет. Принес вам интересный ресурс/курс SiliWiz.
Что это и для кого это?
Это небольшой курс на базе открытых инструментов проектирования, которые могут помочь вам получить базовое понимание того, как работают и производятся полупроводники. Без преувеличения можно смело сказать, что полупроводники - самая важная технология 21 века.
Так что самое время разобраться что это за semiconductor, и почему долина кремниевая, а не силиконовая😅
Исходники инструмента для рисования логических гейтов в открытом доступе на github. Поковыряться в коде можно тут.
Для себя нахожу этот курс очень самобытным и занимательным. Вся моя работа RTL инженера лежит в части frontend'a цифрового дизайна. Настало время спуститься на уровень backend'a и изучить, что происходит на уровне проектирования логических гейтов🤓
Как я понял курс является демо-версией платного курса Zero to ASIC. Если интересно с подробностями сможете ознакомитесь по ссылке выше.
Stay tuned! 😎
Всем привет. Принес вам интересный ресурс/курс SiliWiz.
Что это и для кого это?
Это небольшой курс на базе открытых инструментов проектирования, которые могут помочь вам получить базовое понимание того, как работают и производятся полупроводники. Без преувеличения можно смело сказать, что полупроводники - самая важная технология 21 века.
Так что самое время разобраться что это за semiconductor, и почему долина кремниевая, а не силиконовая😅
Исходники инструмента для рисования логических гейтов в открытом доступе на github. Поковыряться в коде можно тут.
Для себя нахожу этот курс очень самобытным и занимательным. Вся моя работа RTL инженера лежит в части frontend'a цифрового дизайна. Настало время спуститься на уровень backend'a и изучить, что происходит на уровне проектирования логических гейтов
Как я понял курс является демо-версией платного курса Zero to ASIC. Если интересно с подробностями сможете ознакомитесь по ссылке выше.
Stay tuned! 😎
Please open Telegram to view this post
VIEW IN TELEGRAM
RISC-V процессор серверного класса😘
Все привет. Сегодня поговорим что интересного было представлено на мероприятии RISC-V Open Hours от 8-го февраля [см. запись на youtube].
Не так давно, на зимнем RISC-V Summit в Сан-Франциско компания Ventana анонсировала 192-ядерный процессор серверного класса.
Теперь с анонсом выступила компания SOPHGO, представив процессор SG2042 и двух-сокетный RISC-V Server.
Процессор SG2042 состоит из 64 ядер, [на двух-сокетной плате умножаем количество ядер на 2], с набором инструкций RV64GC — поддержки вектора, гипервизора, битманипа нет. По когерентной шине ядра общаются с ОЗУ на базе DDR4 и PCIe 4.0 (денег на ip не пожалели). Подробнее блок-схему архитектуры чипа смотри на этом слайде.
Помимо двух-сокетной платы, представили Pioneer Board в форм факторе microATX, и Pioneer Box [Whats in the box!?], где судя по описанию есть видеокарта AMD RX550, адаптер Intel AX210, 1TB Nvme SSD, проводной адаптер 10GbE с двумя портами SFP+ и внимание... RGB CPU cooler🥳
Да, они отдельным пунктом прописали, что в их системе Pioneer Box не просто кулер, а с красивыми огонечками.
Думаю, 2023 год можно объявлять годом анонсов серверных процессоров и прототипов на базе RISC-V ISA. Что же касается новинки от SOPHGO странно сегодня видеть релизы серверных процессоров без поддержки H, V, B расширений.
Причем в этом же докладе SOPHGO представили RISC-V MPU CV1800B c подписью Vector, но так и не уточнили это полноценный V-ext или какая-то фича для около векторных вычислений аля аппаратный вычислитель для вычисления функции активации или операции свёртки. Вменяемую документацию найти не удалось, поэтому, пока что довольствуйтесь моими и своими догадками👨💻
Stay tuned! 😎
Все привет. Сегодня поговорим что интересного было представлено на мероприятии RISC-V Open Hours от 8-го февраля [см. запись на youtube].
Не так давно, на зимнем RISC-V Summit в Сан-Франциско компания Ventana анонсировала 192-ядерный процессор серверного класса.
Теперь с анонсом выступила компания SOPHGO, представив процессор SG2042 и двух-сокетный RISC-V Server.
Процессор SG2042 состоит из 64 ядер, [на двух-сокетной плате умножаем количество ядер на 2], с набором инструкций RV64GC — поддержки вектора, гипервизора, битманипа нет. По когерентной шине ядра общаются с ОЗУ на базе DDR4 и PCIe 4.0 (денег на ip не пожалели). Подробнее блок-схему архитектуры чипа смотри на этом слайде.
Помимо двух-сокетной платы, представили Pioneer Board в форм факторе microATX, и Pioneer Box [Whats in the box!?], где судя по описанию есть видеокарта AMD RX550, адаптер Intel AX210, 1TB Nvme SSD, проводной адаптер 10GbE с двумя портами SFP+ и внимание... RGB CPU cooler
Да, они отдельным пунктом прописали, что в их системе Pioneer Box не просто кулер, а с красивыми огонечками.
Думаю, 2023 год можно объявлять годом анонсов серверных процессоров и прототипов на базе RISC-V ISA. Что же касается новинки от SOPHGO странно сегодня видеть релизы серверных процессоров без поддержки H, V, B расширений.
Причем в этом же докладе SOPHGO представили RISC-V MPU CV1800B c подписью Vector, но так и не уточнили это полноценный V-ext или какая-то фича для около векторных вычислений аля аппаратный вычислитель для вычисления функции активации или операции свёртки. Вменяемую документацию найти не удалось, поэтому, пока что довольствуйтесь моими и своими догадками
Stay tuned! 😎
Please open Telegram to view this post
VIEW IN TELEGRAM
The OpenROAD 7nm Physical Design Contest 🤔
Всем привет, сегодня расскажу вам о контексте от OpenROAD.
OpenROAD это открытый маршрут проектирования RTL-to-GDS. От этапа написания Verilog кода, до отправки заветного архива с GDS на фабрику.
Примеры открытых проектов, разработанных при помощи инструментария OpenROAD вы можете найти на сайте efabless в разделе Open MPW.
Например, проект микроконтроллерного ядра. Аналог AtMega328 [аналог по функционалу, но с лучшим перфомансом]. Ядром микроконтроллера выступает opensource IP от Syntacore SCR1.
Контест подразумевает работу не с HDL, а с инструментарием OpenROAD и 7нм [7нм Карл!] учебной библиотекой от ASU. Так что, software инженеры, самое время коллабится с железячниками и вкатываться в контест.
На контесте два основных направления.
Problem A Best Performance. Задача — работая с репозиторием OpenROAD-flow-scripts добиться лучшего перфоманса для целевого дизайна. Критерий лучшего перфоманса "Best fmax with 0 wns".
Problem B Best Possible Runtime. Репозиторий тот же, но теперь нужно добиться наилучшего Runtime без значительных отклонений по площади и частоте для целевого дизайна. То есть улучшая показатель рантайма ваши изменения в конфигурационных скриптах не должны превратить дизайн процессора в счетчик или в огромный последовательный сумматор. "For the given machine setup, minimize runtime for best area and performance."
В качестве целевых дизайнов предлагается 3 ядра на базе RISC-V:
1) RISC-V32i
2) ibex
3) swerv_wrapper
Награда за победу в одной из категорий 500 долларов 💰
Процесс регистрации в контесте, сроки, системные требования для установки OpenROAD, дополнительные призовые категории, смотри на сайте соревнования. Так же на сайте найдешь канал в gitter, slack, e-mail, куда можно задать любые интересующие тебя вопросы. 🤓
GLHF!😎
Всем привет, сегодня расскажу вам о контексте от OpenROAD.
OpenROAD это открытый маршрут проектирования RTL-to-GDS. От этапа написания Verilog кода, до отправки заветного архива с GDS на фабрику.
Примеры открытых проектов, разработанных при помощи инструментария OpenROAD вы можете найти на сайте efabless в разделе Open MPW.
Например, проект микроконтроллерного ядра. Аналог AtMega328 [аналог по функционалу, но с лучшим перфомансом]. Ядром микроконтроллера выступает opensource IP от Syntacore SCR1.
Контест подразумевает работу не с HDL, а с инструментарием OpenROAD и 7нм [7нм Карл!] учебной библиотекой от ASU. Так что, software инженеры, самое время коллабится с железячниками и вкатываться в контест.
На контесте два основных направления.
Problem A Best Performance. Задача — работая с репозиторием OpenROAD-flow-scripts добиться лучшего перфоманса для целевого дизайна. Критерий лучшего перфоманса "Best fmax with 0 wns".
Problem B Best Possible Runtime. Репозиторий тот же, но теперь нужно добиться наилучшего Runtime без значительных отклонений по площади и частоте для целевого дизайна. То есть улучшая показатель рантайма ваши изменения в конфигурационных скриптах не должны превратить дизайн процессора в счетчик или в огромный последовательный сумматор. "For the given machine setup, minimize runtime for best area and performance."
В качестве целевых дизайнов предлагается 3 ядра на базе RISC-V:
1) RISC-V32i
2) ibex
3) swerv_wrapper
Награда за победу в одной из категорий 500 долларов 💰
Процесс регистрации в контесте, сроки, системные требования для установки OpenROAD, дополнительные призовые категории, смотри на сайте соревнования. Так же на сайте найдешь канал в gitter, slack, e-mail, куда можно задать любые интересующие тебя вопросы. 🤓
GLHF!
Please open Telegram to view this post
VIEW IN TELEGRAM
HAL open science ✏️
Всем привет 👋🏻
Принес вам полезных ссылочек🚀
Сегодня расскажу, где искать научные публикации, кандидатские диссертации, чтобы отслеживать какие тренды на сегодня являются актуальными и популярными.
Умение пользоваться открытыми архивами — достаточно важный навык, как и для RnD задач, так и при подготовке квалификационных работ.
А если еще связать авторов работ с их LinkedIn🎰 профайлом, то из открытых источников можно понять, чем занимается та или иная компания. Например, в 2021-м обсуждали, как Chisel, FIRRTL и RISC-V начали фигурировать в описании вакансий у Intel, AMD, Nvidia.
Думаю, все знают про arXiv, IEEE Xplore, а вот про HAL open science, как правило народ не слышал.
HAL [загляни на вики, название выбрано не просто так🤓] — бесплатный электронный архив научных статей. Ориентирован в первую очередь на французских ученых, но участие в нём никак не ограничивается.
Пользоваться очень просто. Переходишь по ссылке из заголовка поста и вбиваешь ключевые слова, которые тебе интересны.
Вот, например, статья про отказоустойчивое RISC-V ядро, с поддержкой векторного расширения.
Или можете тебе интересно как выглядят кандидатские диссертации в европейских вузах? Вот диссертация про компромисс между энергопотреблением и точностью в FPU вычислителях.
В заключении поста поделюсь еще классным твиттер-аккаунтом.
Автор HPC энтузиаст, и в его твиттере часто проскакивают ссылки на крутые исследовательские работы. Например, вот эту статью, я подсмотрел в аккаунте Underfox'a.
Stay tuned! 😎
Всем привет 👋🏻
Принес вам полезных ссылочек
Сегодня расскажу, где искать научные публикации, кандидатские диссертации, чтобы отслеживать какие тренды на сегодня являются актуальными и популярными.
Умение пользоваться открытыми архивами — достаточно важный навык, как и для RnD задач, так и при подготовке квалификационных работ.
А если еще связать авторов работ с их LinkedIn
Думаю, все знают про arXiv, IEEE Xplore, а вот про HAL open science, как правило народ не слышал.
HAL [загляни на вики, название выбрано не просто так🤓] — бесплатный электронный архив научных статей. Ориентирован в первую очередь на французских ученых, но участие в нём никак не ограничивается.
Пользоваться очень просто. Переходишь по ссылке из заголовка поста и вбиваешь ключевые слова, которые тебе интересны.
Вот, например, статья про отказоустойчивое RISC-V ядро, с поддержкой векторного расширения.
Или можете тебе интересно как выглядят кандидатские диссертации в европейских вузах? Вот диссертация про компромисс между энергопотреблением и точностью в FPU вычислителях.
В заключении поста поделюсь еще классным твиттер-аккаунтом.
Автор HPC энтузиаст, и в его твиттере часто проскакивают ссылки на крутые исследовательские работы. Например, вот эту статью, я подсмотрел в аккаунте Underfox'a.
Stay tuned! 😎
Please open Telegram to view this post
VIEW IN TELEGRAM
А что почитать? 📖
Всем привет. Сегодня принес вамкнигу ссылку на книгу, которую прикупил.
Речь идет о книге Chip War: The Fight for the World's Most Critical Technology. Книгу написал историк экономики Крис Миллер.
Интересно посмотреть на противостояние США и Китая в борьбе за новую нефть и газ [примерный перевод CEO Intel'a. Да, сегодня новый ресурс — это чипы, подробнее читай по ссылке выше] с точки зрения человека со степенью по истории из Йельского университета.
Как же так, не прочитал книгу, а уже советуешь?🧐
Не совсем. Подкупило меня в этой книге три вещи:
1. Интервью Криса с обсуждением книги.
2. Огромное количество положительных отзывов на Amazon.
3. О книге писали в The Economist, Forbes. Что-то это да значит.
Покупать, пиратить, читать или не читать - дело каждого, но не поделиться с вами этой находкой я не мог.
Stay Tuned! 😎
Всем привет. Сегодня принес вам
Речь идет о книге Chip War: The Fight for the World's Most Critical Technology. Книгу написал историк экономики Крис Миллер.
Интересно посмотреть на противостояние США и Китая в борьбе за новую нефть и газ [примерный перевод CEO Intel'a. Да, сегодня новый ресурс — это чипы, подробнее читай по ссылке выше] с точки зрения человека со степенью по истории из Йельского университета.
Как же так, не прочитал книгу, а уже советуешь?
Не совсем. Подкупило меня в этой книге три вещи:
1. Интервью Криса с обсуждением книги.
2. Огромное количество положительных отзывов на Amazon.
3. О книге писали в The Economist, Forbes. Что-то это да значит.
Покупать, пиратить, читать или не читать - дело каждого, но не поделиться с вами этой находкой я не мог.
Stay Tuned! 😎
Please open Telegram to view this post
VIEW IN TELEGRAM
Конференция FPGA-systems IV
Всем привет 👋🏻
Если конференций, митапов по программированию десятки, сотни, то с конференциями по разработке цифровой аппаратуры все совсем грустно.
Одна из немногих ламповых, локальных конференций - это конференция FPGA-Systems.
Участие полностью бесплатно, не надо покупать никаких билетов на офлайн/онлайн участие. Делается конференция полностью на альтруизме Михаила Коробкова и силами неравнодушных помощников.
Почему нужно участвовать на таких конференциях?
1. Нетворкинг. На конференции я познакомился с замечательными людьми. С кем-то совместно пилили пет-проект, с кем-то обменялись идеями и наработками для ph.d тезисов.
2. Если вы студент, стажер, то можно познакомиться с потенциальными работодателями. Обсудить интересующие вопросы прохождения стажировки или задать любые интересующие вопросы о нюансах профессии?
Мол, а правда что на JS писать проще, а денег дают больше? 🤡
3. Может у вас идея для стартапа и вы хотите обсудить ее целесообразность или найти исполнителей? Живое общение на конференции - это то что вам нужно.
Когда?
▫️01 апреля 2023 Москва
▫️08 апреля 2023 Санкт Петербург
▫️15 апреля 2023 Томск
Не достаточно тебя убедил? Бегом читать пост Доки и регистрироваться на конференцию ПЛИС Систем.
Всем привет 👋🏻
Если конференций, митапов по программированию десятки, сотни, то с конференциями по разработке цифровой аппаратуры все совсем грустно.
Одна из немногих ламповых, локальных конференций - это конференция FPGA-Systems.
Участие полностью бесплатно, не надо покупать никаких билетов на офлайн/онлайн участие. Делается конференция полностью на альтруизме Михаила Коробкова и силами неравнодушных помощников.
Почему нужно участвовать на таких конференциях?
1. Нетворкинг. На конференции я познакомился с замечательными людьми. С кем-то совместно пилили пет-проект, с кем-то обменялись идеями и наработками для ph.d тезисов.
2. Если вы студент, стажер, то можно познакомиться с потенциальными работодателями. Обсудить интересующие вопросы прохождения стажировки или задать любые интересующие вопросы о нюансах профессии?
3. Может у вас идея для стартапа и вы хотите обсудить ее целесообразность или найти исполнителей? Живое общение на конференции - это то что вам нужно.
Когда?
▫️01 апреля 2023 Москва
▫️08 апреля 2023 Санкт Петербург
▫️15 апреля 2023 Томск
Не достаточно тебя убедил? Бегом читать пост Доки и регистрироваться на конференцию ПЛИС Систем.
Портал инженерной культуры от Yadro
Всем привет 👋🏻
Если пропустили мой пост про применение RISC-V процессоров в космосе, то можете ознакомиться с версией, адаптированной под широкую аудиторию на портале Yadro.
Оформление и картинка там приятнее телеграмных/твиттерских постов.
p.s. не забывайте про Школу Синтеза, которую коллеги из Истового Инженера активно поддерживают. Рекомендую ознакомиться с занятием "от FIFO к flow control". Сам с большим удовольствием прослушал лекцию и закрыл пару пробелов в знаниях 🤓
Всем привет 👋🏻
Если пропустили мой пост про применение RISC-V процессоров в космосе, то можете ознакомиться с версией, адаптированной под широкую аудиторию на портале Yadro.
Оформление и картинка там приятнее телеграмных/твиттерских постов.
p.s. не забывайте про Школу Синтеза, которую коллеги из Истового Инженера активно поддерживают. Рекомендую ознакомиться с занятием "от FIFO к flow control". Сам с большим удовольствием прослушал лекцию и закрыл пару пробелов в знаниях 🤓
Одноплатный компьютер от ASUS на базе RISC-V ядра от Andes🇹🇼
Всем привет 👋🏻
В мире одноплатных компьютеров пополнение. Две тайванские компании ASUS и Andes совместно выпустили одноплатный компьютер Tinker V на базе RISC-V процессора.
Мозгом платы выступил 64-битный процессор Renesas RZ/Five, содержащий одно ядро AndesCore AX45MP.
Ядро для процессора выбрано достаточно простое (одно из самых дешевых представляемых Andes? 🧐).
AX45MP: in-order, dual-issue, c 8 стадийным конвейером. Из интересных особенностей - поддержка draft'a P extension.
Как и в примере с чипами от Alibaba, Andes указывают в качестве целевой ISA AndeStar™ V5, a не RISC-V, но при этом указывая, что Andes ISA полностью совместима с RISC-V RV64 GCP little endian.
Зачем это делается остается только гадать. Думаю — это один из маркетинговых ходов, чтобы продемонстрировать, что кроме чипа с поддержкой RISC-V вы приобретаете различные программные фичи от Andes. На странички ядра A45MP упоминается про некоторый Andes V5 performance/code size extensions, который судя из названия дает какой-то буст в перфомансе при компиляции на dev tools от Andes.
Что там по бенчмаркам?
А что там по периферии на одноплатнике?
Есть два сетевых порта 1GbE (RJ45), по одному разъёму Micro-USB и Micro-USB (OTG), гребенка gpio, 2 x CAN Bus (6 pin terminal block), JTAG для отладки.
Видно, что в сравнении с другими одноплатными компьютерами серии Tinker ASUS Tinker V выглядит максимально просто.
C чем сравнить плату TINKER V?
Тут на ум приходит сразу Raspberry Pi 4 c Cortex A72 на борту и китайский одноплатник от StarFive VisionFive с процессором на базе ядра Xuantie-910, о котором я уже писал тут.
Заключение
По субъективному мнению автора канала к Tinker V стоит относиться как к хардверному анонсу о намерении в сотрудничестве между Andes и ASUS.
Ценник 💰на данную отладочную плату найти не удалось, поэтому и сравнить с конкурентами по цене/качеству смысла нет
Всем привет 👋🏻
В мире одноплатных компьютеров пополнение. Две тайванские компании ASUS и Andes совместно выпустили одноплатный компьютер Tinker V на базе RISC-V процессора.
Мозгом платы выступил 64-битный процессор Renesas RZ/Five, содержащий одно ядро AndesCore AX45MP.
Ядро для процессора выбрано достаточно простое (одно из самых дешевых представляемых Andes? 🧐).
AX45MP: in-order, dual-issue, c 8 стадийным конвейером. Из интересных особенностей - поддержка draft'a P extension.
Как и в примере с чипами от Alibaba, Andes указывают в качестве целевой ISA AndeStar™ V5, a не RISC-V, но при этом указывая, что Andes ISA полностью совместима с RISC-V RV64 GCP little endian.
Зачем это делается остается только гадать. Думаю — это один из маркетинговых ходов, чтобы продемонстрировать, что кроме чипа с поддержкой RISC-V вы приобретаете различные программные фичи от Andes. На странички ядра A45MP упоминается про некоторый Andes V5 performance/code size extensions, который судя из названия дает какой-то буст в перфомансе при компиляции на dev tools от Andes.
Что там по бенчмаркам?
5.63 Coremark/MHz, 3.27 DMIPS/MHz
Сравнить результаты Coremark с конкурентами можно на wikichip.А что там по периферии на одноплатнике?
Есть два сетевых порта 1GbE (RJ45), по одному разъёму Micro-USB и Micro-USB (OTG), гребенка gpio, 2 x CAN Bus (6 pin terminal block), JTAG для отладки.
Видно, что в сравнении с другими одноплатными компьютерами серии Tinker ASUS Tinker V выглядит максимально просто.
C чем сравнить плату TINKER V?
Тут на ум приходит сразу Raspberry Pi 4 c Cortex A72 на борту и китайский одноплатник от StarFive VisionFive с процессором на базе ядра Xuantie-910, о котором я уже писал тут.
Заключение
По субъективному мнению автора канала к Tinker V стоит относиться как к хардверному анонсу о намерении в сотрудничестве между Andes и ASUS.
Ценник 💰на данную отладочную плату найти не удалось, поэтому и сравнить с конкурентами по цене/качеству смысла нет
Подготовка к хардверному собесу в FAANG? 😱
Всем привет 👋🏻
На реддите наткнулся на занимательный пост. Новый сервис chipdev.io предоставляет услуги по подготовкe к интервью с инженерами из топ компаний, аля Apple или Nvidia.
Испытываю достаточно противоречивые чувства к данной бизнес модели и по большей степени негативные.
С одной стороны это прекрасная возможность получить фидбек от квалифицированного инженера из топ.тех компании и начать работать над своими пробелами в знаниях.
С другой стороны это кажется сервис по натаскиванию на прохождение собеседования в определённую компанию, что кажется как минимум не этичным.
Стоп, хардвер инженеры придумали репетиторов? 🛑
Кажется, самая малина тут для анонимных спецов из условного FAANG'a:
1) за деньги собеседуем пытливого кандидата
2) если не совсем плох, то говорим какие пробелы закрыть, что изучить
3) через пару месяцев кидаем рефералку и собесим к себе в команду
4) получаем премию за баунти программу
5) ...
6) PROFIT!
Что думаете о таком подходе? Добро пожаловать в комментарии для обсуждения⌨️
Всем привет 👋🏻
На реддите наткнулся на занимательный пост. Новый сервис chipdev.io предоставляет услуги по подготовкe к интервью с инженерами из топ компаний, аля Apple или Nvidia.
Испытываю достаточно противоречивые чувства к данной бизнес модели и по большей степени негативные.
С одной стороны это прекрасная возможность получить фидбек от квалифицированного инженера из топ.тех компании и начать работать над своими пробелами в знаниях.
С другой стороны это кажется сервис по натаскиванию на прохождение собеседования в определённую компанию, что кажется как минимум не этичным.
Кажется, самая малина тут для анонимных спецов из условного FAANG'a:
1) за деньги собеседуем пытливого кандидата
2) если не совсем плох, то говорим какие пробелы закрыть, что изучить
3) через пару месяцев кидаем рефералку и собесим к себе в команду
4) получаем премию за баунти программу
5) ...
6) PROFIT!
Что думаете о таком подходе? Добро пожаловать в комментарии для обсуждения
Please open Telegram to view this post
VIEW IN TELEGRAM