System Verilog Assertion и синтаксический сахар, разбираемся |=> или |-> ##1

В рамках данной рубрики мы уже обсуждали подходы для описания процедурных блоков always (ссылаясь на утекшие код-стайл гайдлайны от Intel), оператор inside, а теперь добрались до SVA.

Наткнулся на интересное сообщение от Юрия Панчула в чате Школы Синтеза.

Обсуждается вопрос, как лучше описывать задержку для проверки выражение в следующем такте: через |=>, что является синтаксическим аналогом неблокирующего присваивания, или через оператор |-> ##N (привет задержкам в синтезируемом коде).

Небольшой ликбез для энтузиастов, которые еще не сталкивались с ассёршинами.
SystemVerilog Assertions (SVA) используются для проверки соответствия поведения цифровой схемы заданным требованиям и свойствам. Это позволяет выявлять ошибки в проектировании на ранних этапах верификации и ускоряет процесс разработки.
Например, мы знаем, что в одном такте не может произойти N взаимоисключающих событий, такое условие мы можем описать при помощи SVA, объединяя сигналы оператором конкатенации и используя функцию $onehot. Смотри пример для csr блока в дизайне scr1.

Вернемся к нашему синтаксическому сахару😋
Основные доводы для замены |=> на |-> ##1 из статьи Каммингса:

1) для описания SVA достаточно |->, а оператор |=> избыточная надстройка, заменяемая |-> ##1;
2) инженер может перепутать операторы |-> и |=>, а при явном описании величины задержи ##1, ##N, ##0 выстрелить в ногу становится сложнее;
3) поговаривают, что в ARM в кодстайл гайде запрещается использовать |=>
Доверяем ли мы инженерам ARM'а в этом вопросе? 😁

"At multiple DAC conferences many years ago (~2004 and ~2005), my colleague, Alan Hunter of
ARM shared that ARM engineers were not allowed to use |=> instead they were required to use
|-> ##1"

Подробнее ознакомиться с сабжем можно в статье Каммингса [линк на pdf], раздел 9. А обсудить описание SVA или почему опять инженерам нечем заняться кроме придумывание очередного гайдлайна всегда можно в комментариях 💬
#bestpractice

Хакатон SoC design challenge 2023

Всем привет 👋🏻
В прошлом году прошел первый в России хардверный хакатон [заметка на сайте RISC-V].

Прошел год и пришло время анонсировать второй хакатон SoC Design Challenge.

На хакатоне, помимо прошлогодних треков: Функциональная верификация, Топологическое проектирование, RTL проектирование появилось направление RTL проектирование PRO. Это новый трек для инженеров в области аппаратной разработки, которые уже имеют опыт проектирования процессоров.

Подробнее о том какие были задания в прошлом году на треках топология и верификация можно прочитать в заметках на хабре. Про трек RTL проектирование можете прочитать мою заметку на канале.

Что нового в этом году❔

Задачи по трекам остались в той же направленности но были прокачаны по функционалу. В частности потому что теперь хакатон рассчитан на 3 дня с пятницы по воскресенье.

На RTL треке вместо двух стадийного процессора дается 5 стадийный процессор с архитектурой RV32IM, что дает больше путей по его оптимизации и улучшению не зацикливаясь на задачи банального увеличения стадий вычислительного ядра. Так же задача увеличения стадий вычислительного ядра усложняет верификацию ядра. Теперь участники работают над IP-сore максимально приближенным к индустриальным решениям микроконтроллерного класса.
Верификация. Заменен проверяемый дизайн для большего функционального покрытия и вариаций проверяемых ситуаций. Так же идея осталась в написании констрейнов для готового testbench.
Топология. Улучшены дизайны которые необходимо разработать и провести их моделирование и экстракцию.

FAQ
1) Ого! Крутотенюшка. Как подать заявку на участие? 🧐

На страничке SoC design challenge найдете ответы на все вопросы по регистрации и участию.

2) До какого числа открыта регистрация? 📅

Сроки подачи заявки на участие - до 7 апреля включительно.

GLHF 😎

SAPEON X220 AI accelerator chip

Сегодня поговорим о ускорителе инрференса нейронных сетей от SAPEON.
Раньше я не встречал ускорителей, которые работают только с целочисленной арифметикой. На выбор int4/8/16 и никаких тебе флотов-754, брейнфлоатов и тем более позитов.
Что из себя представляет SAPEON X220? Наша любимая числодробилка с внушительными тэрраопсными вычислительными показателями - Сomputation Capability
(INT8)
87 TOPS
Boost 100 TOPS
(данные взял из этой презентации)
Для сравнения у NVIDIA A2 -
Peak INT8 Tensor Core 36 TOPS | 72 TOPS*

1)при этом нвидия отлично работает с флотами
2) *With sparsity - 72 TOPS достигается при наличии большого количества нулей в наборе данных

Выше нашел только у VERSAL от AMD/Xilinx,
с показателем 145 TOPS (INT8).

Стоимость продукта для сравнения с конкурентами пока не известна, ждем апдейтов на сайте производителя.

Вопрос к читателям 🤓 канала. Насколько распространен подход инференса нейросетей используя только целочисленную арифметику? Я от темы ML/AI далек и буду рад любым ссылкам и ответам в комментариях 😅

Всем привет. Пришел к вам за фидбеком. Думаю добавить немного образовательного контента на канал и хочется понять, что именно вам может быть интересно. У меня на канале, как уже и матерые RTL разрабы, так и стажеры, студенты и люди не связанные с разработкой hardware.

Сейчас в планах есть несколько направлений в которых хочется поработать с каналом и хочется разобраться насколько вам интересные/неинтересны следующие темы.

1) Пройти избранные, с точки зрения автора канала конечно же, лабы из курса RVfpga и подготовить лонгрид с разбором и дополнительными разъяснениями лабораторной работы. Например, приглянулась 17-я лаба Superscalar Execution. Столько раз рекламировал этот бесплатный курс, следующий шаг начать его проходить на канале 😎
2) За время работы, учебы, преподавания скопилась коллекция вопросов и задачек по HDL, компьютерным архитектурам, цифровому синтезу. Вижу примерно такой вариант, я прикладываю скриншот с кодом на языке Verilog/SV и ваша задача найти и написать, что с ним не так с синтаксической точки зрения или с точки зрения синтеза, а может с точки зрения логики работы блока. Либо разбираем академические задачки/вопросы с курса по компьютерным архитектурам, что-то из серии:
Количество инструкций, извлекаемых за один такт тактирования - определяется архитектурой или микроархитектурой процессора?
3) Сейчас в работе начал активно применять cocotb. Не скажу, что cocotb прекрасен для всех задач верификации, но в контексте компьютерной арифметики, когда у тебя поток входных данных и выход, который нужно сравнивать с некоторой золотой моделью в этой области cocotb + python просто изумительны.
На python легко нагенерить необходимые данные, а cocotb позволяет накидать простенький юнит_тест, не спотыкаясь об синтаксис SV. Стильно, модно, молодежно. Собственно думаю почему бы нам не написать очередной матричный умножитель/ FMA для условного int4 и не верифицировать его при помощи cocotb?

Для дискуссии, обменом мнений и предложений велком в комментарии и не забудь пройти опрос под этим сообщением🙃

Radiona ULX4M

Всем привет 👋

Готовится к выпуску новая отладочная плата от Radiona - ULX4M.

Предыдущая разработка компании ULX3S нашла большой отклик среди адептов open source hardware. Фишка ULX3S - это FPGA от Lattice ECP5, с которой умеют работать большинство открытых маршрутов проектирования HDL to bitstream, а так же внушительная периферия: GPDI, SDRAM, ESP32 (wifi + bluetooth).
Примеры проектов, реализованных на ULX3S можно найти тут.

А что там у новинки? Разработчики платы решили перейти к формату Expansion Boards & Accessories, когда у нас есть несущая плата с FPGA + DDR памятью, а ля System on Module от trenz-electronic и плата с необходимой периферией, куда подключается наш SoM. Соответственно платы расширения могут меняться в зависимости от задачи. Для видеопреоцессинга одна плата, для DIY проектов какие-либо шилды по размерам совместимые с малинкой или orangepi.

Подробнее с фишками платы и различиях в версиях LS/LD можно ознакомиться на странице проекта.

За ходом разработки можно следить на гитхаб. Да-да гитхаб для разработки печатных плат git тоже активно используется😎

p.s. Всем спасибо кто прошел опрос, лаба по RVfpga и задачки по HDL уже в работе 👨‍💻

Capability Hardware Enhanced RISC Instructions (CHERI) и RISC-V ядро от Miscosoft

Сегодня поговорим о CHERI и как Microsoft допиливал CHERI-IOT к softcore от ibex

Примерный перевод с сайта университета Кембриджа о том что же такое CHERI.
Capability Hardware Enhanced RISC Instructions (CHERI) - это архитектурная концепция и набор инструкций (да-да это ISA над ISA), разработанных для повышения безопасности и изоляции в компьютерных системах.

CHERI расширяет классическую RISC-архитектуру, добавляя в нее - специальные указатели, которые предоставляют дополнительную информацию о правах доступа к памяти.
Этот подход позволяет строго контролировать доступ к памяти и предотвращать ошибки, связанные с выходом за пределы выделенной области памяти или несанкционированным доступом к данным.
Основная задача исследовательского проекта - это повышение безопасности операционных систем, браузеров и других программных приложений, и может использоваться для создания защищенных окружений для исполнения кода с низким уровнем привилегий.

Microsoft для проекта cheriot-ibex имплементировала поддержку 30 (да-да спешите видеть как инженеры Microsoft пишут на Verilog!) инструкций из спецификации CheriIoT ISA.
Ознакомиться со спецификацией на Cheri IoT можно тут. Там же приведен список инструкций, необходимый для имплементации подмножества Cheri ☺️

RISC-V Hackathon, и знакомство с Vyoma's UpTickPro tool

Анонс хакатона за день до закрытия регистрации, все как положено😅

Задача на Хакатоне - отловить баги при помощи программного обеспечения Vyoma's UpTickPro tool .
Информации о том что за ядро, какой набор команд на сайте не представлено. Все подробности расскажут 15-го июля на вводном вебинаре о "design verification challenge"

Если есть время и желания, то советую поучаствовать. Интересный опыт, знакомство с новыми инструментами, а если еще и займете призовые места - крутая ачивка для резюме 😎

Дедлайн регистрации до 14го июля 17:00 по Москве (7.00 AM PST). Участие в хакатоне бесплатное для всех.

Новое расширение для x86 от Intel Advanced Performance Extensions (APX)

"В последнее время в микропроцессорах компаний Intel и AMD широко используются идеи, свойственные RISC-архитектуре, так что многие различия
между CISC и RISC постепенно стираются" Организация ЭВМ и систем.

Intel представила новое расширение APX.
Изменение, которое первым делом бросается в глаза - это удвоение регистров общего назначения (GPRs) с 16 до 32. Это позволяет компилятору сохранять больше значений в регистрах, в результате чего код, скомпилированный для APX, содержит на 10% меньше операций загрузки и более чем на 20% меньше операций сохранения, чем тот же код, скомпилированный для базового уровня Intel® 64. [количественные метрики взяты с сайта Intel].
За счет чего достигается повышение производительности? Сокращается количество операций типа регистр-память, что является отличительной особенностью CISC машин Доступ к данным через паттерн регистр-регистр не только быстрее, но также требует значительно меньше динамической энергии по сравнению с сложными операциями загрузки и сохранения данных через всю иерархию памяти.
Возникает вопрос, тогда почему Intel только в 2023 году решил довести количество регистров общего назначения до 32, когда в RISC этот подход используется не один десяток лет?
Давайте посмотрим на график [см.картинку] разрыва производительности памяти/процессора. В начале 80-х, в золотое время CISC, не было такого разрыва между производительностью памяти/процессора как в наши дни и подход для загрузки/сохранения операндов источников, операндов результата по типу память-память, память-регистр была абсолютно нормальной и типичной практикой.
Яркий пример того времени CISC машина VAX-11 с 12 регистрами общего назначения.
Но технологии не стояли на месте, и такой подход стал вызывать простои процессора из-за долгого обращения к памяти.
Ошибочные представление о развитии технологий у CPU архитекторов порой приводят к необходимости закрывать проблемы производительности специализированными Perfomance Extensions. ⌨️