Но мы же с вами знаем, что на все достаточно одной инструкции mov 🤭

За что заслуженно можно поругать RISC-V так это за документацию. Если к ратифицированной спецификации Unprivileged/Privileged нареканий почти нет, то к оформлению спецификации на RVV, вопросы имеются.

Например, что раздражает в спецификации на RISC-V Vector, так это очень криво и неудобно составлен список инструкций,по моему субъективному, но единственно верному мнению 🤪

Список инструкций в adoc читается так себе. Если приноровиться все становится проще, но все еще не слишком удобно. А помимо этого у RISC-V Vector еще и куча intrinsic, а иметь под рукой актуальный список intrinsic'ов было бы очень удобно.

На просторах linkedin наткнулся на такой ресурс.

На этой странице вы можете найти список всех инструкций, определенных в RVV 1.0, иллюстрацию их кодировки, ссылки на реализацию в Spike, а также актуальный список всех intrinsic RVV.

И до кучи вам принес ссылку на intrinsics viewer, с удобным фильтром по типу операции: load/store, float-point, integer, bitwise, e.t.c.

Удобно, наглядно, делюсь 👌

Презентации с конференции HotChips 2023

Конференция HotChips завершилась в воскресенье, и уже сегодня в интернете появились доклады с этого мероприятия.

Мой список must see:

1) SiFive P870 RISC-V: Одной из самых заметных новинок стал анонс ядра серверного класса SiFive P870 RISC-V. Особое внимание привлекла поддержка OoO VPU, и имплементация выполненная в виде двух независимых векторных конвейеров. Особенно впечатляет глубина ROB, составляющая 1120 инструкций.
Для сравнения, у 3-летнего Apple M1 эта глубина была около 630 инструкций.
До момента релиза SiFive P870 только компания Semidynamics предлагала OoO VPU на рынке IP-core. Для application задач в SiFive решили использовать вектора длиной 128 бит. Так же стоит отметить, что эти конвейеры не симметричные. Операции деления и permutation отведены одному конвейеру, а задачи маскирования другому. В остальном конвейеры идентичны, оба имеют блоки обработки криптографических инструкций.

Однако, не все идут по этому пути. Например, BSC для HPC-задач активно продвигает идею использования сверхдлинных векторов размером 16Кbit!!! Подробнее аспекты и детали VPU от BSC смотри в статье про Vitruvius+.
Это показывает, как одно и то же ISA расширение может быть адаптировано под разные задачи.

2) Презентация Arm Neoverse V2: Этот доклад также вызвал большой интерес. В нем проводилось сравнение с первым поколением Neoverse. Напомню, что NVIDIA относительно недавно выпустила CPU (не GPU), на базе Neoverse V2. Судя по всему получилось у них очень неплохо.
NVIDIA Grace демонстрирует прирост производительности до 2,5 раз и увеличение эффективности в 3,5 раза в сравнении с AMD EPYC Milan. В проекте европейского импортозамещение EPI, так же используют ARM Neoverse, но первого поколения.

Больше докладов с прошедшей конференции HotChip можно найти тут.

На китайский видеохостинг выложили записи докладов с RISC-V Summit China 2023.

Если вы ждали запись выступления Александра Редькина, CEO Syntacore, на тему "Is RISC-V ready for the application class workloads?", можете посмотреть доклад по этой ссылке или в видео, прикрепленном к этому посту.

Спасибо русскоязычному комьюнити RISC-V за оперативную публикацию актуальных новостей.
Всем кто следит за развитием RISC-V и ищет сообщество единомышленников рекомендую подписаться на коллег.

Принес вам чтиво выходного дня

Статья от исследователей из университета Pisa, Italy и Barcelona Supercomputing Center на тему применения сжатых вещественных числе в AI приложениях.
Считайте новинка - статья появилась на arXiv всего неделю назад 🤓

Статья исследует возможность сжатия чисел с плавающей запятой меньшей точности для глубоких нейронных сетей и предлагает метод распаковки/расжатия перед вычислениями, что может улучшить эффективность использования ресурсов и снизить нагрузку на кэш, при условии определенных архитектурных параметров.

Одной из активно обсуждаемых идей в последние несколько лет является использование формата Posit для хранения чисел в формате fp32 в 16-битном представлении Posit. Это сделано с целью снижения нагрузки на кэш и увеличения пропускной способности при передаче данных в вычислительные блоки. За такой трюк в пересылке данных заплатим точностью передаваемого числа и аппаратурой для конвертации fp32 -> posit16 и обратно, в то время, как для bfloat16 это происходит практически бесшовно, но с большей потерей точностью.

Основной акцент в статье сделан на работу с bf16, работа с Posit видимо оставила еще ряд нюансов, которые будут рассмотрены в следующих работах (либо я что-то проглядел когда читал статью).
Результаты и метод исследований найдешь в статье👌

У симулятора RIPES появилась web версия.

Если хотите вкатиться в изучении в computer architecture теперь это стало проще и доступнее.

В ripes вы можете настраивать микроархитектуру ядра: выбирать между однотактным и конвейерным ядром, добавлять механизмы разрешения конфликтов в конвейере и выбирать 32- или 64-битную архитектуру. Также предоставляется возможность менять конфигурацию кэша, алгоритм замещения данных и исполнять собственный код, c/asm.

Автор канала применял этот симулятор при подготовке лекции о влиянии конфигурации иерархии памяти на производительность процессора.

Запись лекции доступна на YouTube, а презентацию и материалы для лабораторных работ можно найти на GitHub.

Отличная подборка полезных материалов по RISC-V от Альянса RISC-V.

В подборке приведены ссылки на симуляторы, эмуляторы, учебные курсы и материалы различных мировых вузов, литературу по тематике архитектуры RISC-V.

Данный материал подготовлен как дополнение к анонсу конкурса на разработку и внедрение учебных материалов по RISC-V.

Пришло время обновить мой RISC-V Awesome list, за 2 года успел устареть😅

Подборка микроархитектурных блок-диаграм ядер от Intel, AMD, ARM, Ampere.

Block Diagrams: http://bit.ly/32qLLew
μarch Cheat Sheet: http://bit.ly/2JTplfJ

Для бесполезного, но интересного упражнения, можно посравнивать ядро Apple A15 (или любое другое, представленное в подборке) с решениями на базе RISC-V от Sifive P870 например или Syntacore SCR7/9.

На форуме lists.riscv.org представители Qualcomm предложили не использовать сжатые инструкции (C extension) для applications processors profile в RISC-V.
По их мнению, благодаря стандартным расширениям RISC-V и так достигается высокая плотность кода, а 16-битные инструкции делают микроархитектуру сложнее.

Имплементация compressed расширения усложняют проектирование и верификацию ядра. Это и усложнение логики декодера, дополнительная логика для поддержки не выровненной выборки (Unaligned fetch) из кэша, обработка инструкций пересекающие границы страниц памяти.

Важно понимать, что предлагается отказаться от compressed расширения только для applications processors profile, а не переписать существующую ISA RISC-V.
Compressed расширение все еще прекрасно вписывается в концепцию процессоров для встраиваемых систем.

Одним из аргументов против использования c-ext в профиле RVA23 является влияние c-ext на кодировку всех инструкций RISC-V архитектуре. В архитектуре RISC-V два младших бита инструкции указывают на формат инструкции. В стандартной кодировке из 32 доступных разрядов для кодирования инструкций два младших (с кодами 00, 01 и 10) предназначены для включения дополнительного набора сжатых инструкций, а код 11 предназначен для обозначения based (не сжатой) инструкции. Но если этот сжатый набор не нужен, то освобождаются еще три 30-разрядных слота для кодирования. Это увеличивает общий объем доступного кодирования в 32-разрядном формате в четыре раза.

Например, компания ARM для высокопроизводительных ядер, начиная с архитектура ARMv8a отказалась от поддержки Thumb.

Небольшое пояснение что же такое профиль. "Профиль" в этом контексте означает набор расширений, поддерживаемых конкретным ядром или приложением. Это позволяет разработчикам выбирать те функции, которые они хотят реализовать в своем продукте, при этом не требуется реализация всего множества расширений, предоставляемых архитектурой RISC-V.

p.s. хочу поблагодарить русскоязычное сообщество RISC-V за актуальные новостные обновления.

А что посмотреть/послушать про проектирование чипов?

Вышел подкаст с моими коллегами по цеху из Синтакор. Приглашенный гость - Никита Поляков инженер по цифровому дизайну с специализацией в проектировании процессорных кэшей.

https://youtu.be/kPirrDJBzw0?si=FsEHci11FC-Mw7Uh

Приглашенный гость известен многим по серии занятий в Цифровой Школе синтеза и лекциям на ChipExpo. Никита работал 12 лет в МЦСТ, а последние 3 года работает в Syntacore и имеет широкий кругозор в мире процессорных архитектур.
Так что в компетенциях гостя сомневаться не приходится.

К просмотру рекомендую. Отлично выпуск подойдет тем кто интересуется кто же такие hardware/rtl/verification инженеры, как выглядит разработка ASIC и что же это за verilog такой.

Большой респект проекту Истовый Инженер. Очень рад видеть подкасты по аппаратной тематике.

AMD/Xilinx анонсировали soft-core RISC-V IP MicroBlaze V

AMD/Xilinx представили MicroBlaze V, который предлагает расширенные возможности конфигурации для поддержки различных наборов инструкций, включая I, M, A, C, F. Он также поддерживает bitmanip расширения (Zba, Zbb, Zbc, Zbs), что делает его более гибким и мощным инструментом для разработчиков.

В начале 2022-го года, Intel представила обновленный Nios V, который, по сравнению с MicroBlaze, представляется более простым в использовании. Nios V не поддерживает bitmanip расширения, а также не имеет функции сжатия кода (расширение "C"). Это может сказаться на эффективности использования памяти в FPGA, что важно для встраиваемых систем, где экономия памяти и гибкость являются критическими параметрами.

Подробнее про AMD MicroBlaze™ V : https://www.xilinx.com/products/design-tools/microblaze-v.html

Подробнее про Nios® V: https://www.intel.com/content/www/us/en/products/details/fpga/nios-processor/v.html

RISC-V Summit North America 2023

Стартовал заключительный RISC-V Summit этого года.
С 6 по 8 ноября запланированы выступления ведущих разработчиков в области экосистемы RISC-V.

C расписанием докладов можно ознакомиться на сайте саммита.

Из докладов конечно же порекомендую послушать моих коллег из Semidynamics с докладом про имплеметнацию кастомного тензорного расширения.

Пока мы ожидаем доклады из США, предлагаю освежить в памяти выступления с китайского и европейского саммитов:

RISC-V Summit Europe
RISC-V Summit China

Synopsys ARC-V™ Processor IP

Intel, Xilinx вот и Synopsys расширяет портфель своих процессорных IP-ядер ARC новым семейством на базе RISC-V.

Synopsys ARC – это серия конфигурируемых процессорных ядер, разработанных для широкого спектра встраиваемых решений.

Думаю многие впервые слышат данную аббревиатуру из мира процессорных IP. Однако не стоит недооценивать значимость данного продукта. Ядра ARC от Synopsys стали основой для более чем 1,5 миллиарда устройств ежегодно, что однозначно свидетельствует о их влиянии и востребованности в индустрии встраиваемых систем.
Подобности о линейке ARC смотри в источнике.