Записки CPU designer'a
RISC-V SUMMIT Крупнейшая конференция RISC-V разработчиков. Где и когда? 6-8 декабря. Сан-Франциско. Можно зарегистрироваться как онлайн, так и офлайн. Сколько стоит участие? Есть академическая регистрация на виртуальное участие - за 0$ Если у вас есть…
RISC-V Summit 2021
Сегодня открытие ежегодного RISC-V Summit. Крупнейшей конференции разработчиков решений на базе RISC-V.
Кто успел зарегистрироваться - не упустите возможности в лайве пообщаться с докладчиками.
По московскому времени первая сессия стартует в 20.00.
В моем списке must see на сегодня:
▫️В 20:00 - доклад о интеграции Posit вычислителя в процессор на базе RISC-V. Самое тут интересное - как они реализовали расширения для декодера и компилятора.
▫️в 20.30 выступает CTO CloudBEAR - Александр Козлов с докладом про российские криптоалгоритмы.
▫️В 22.00 - доклад от компании SemiDynamics Technology Services из Барселоны. Судя по описанию компании на сайте, Semidynamics участник в программе Европейской Процессорной Инициативы.
🗓С полной программой конференции можете ознакомиться - тут
Если вы не зарегистрировались вовремя, то вы все равно получите доступ к материалам саммита. После саммита все записи докладов будут доступны на YouTube канале RISC-V International
Сегодня открытие ежегодного RISC-V Summit. Крупнейшей конференции разработчиков решений на базе RISC-V.
Кто успел зарегистрироваться - не упустите возможности в лайве пообщаться с докладчиками.
По московскому времени первая сессия стартует в 20.00.
В моем списке must see на сегодня:
▫️В 20:00 - доклад о интеграции Posit вычислителя в процессор на базе RISC-V. Самое тут интересное - как они реализовали расширения для декодера и компилятора.
▫️в 20.30 выступает CTO CloudBEAR - Александр Козлов с докладом про российские криптоалгоритмы.
▫️В 22.00 - доклад от компании SemiDynamics Technology Services из Барселоны. Судя по описанию компании на сайте, Semidynamics участник в программе Европейской Процессорной Инициативы.
🗓С полной программой конференции можете ознакомиться - тут
Если вы не зарегистрировались вовремя, то вы все равно получите доступ к материалам саммита. После саммита все записи докладов будут доступны на YouTube канале RISC-V International
Sched
RISC-V Summit: A Posit Arithmetic Unit Enabled RISC-V P...
View more about this event at RISC-V Summit
Записки CPU designer'a
RISC-V Summit 2021 Сегодня открытие ежегодного RISC-V Summit. Крупнейшей конференции разработчиков решений на базе RISC-V. Кто успел зарегистрироваться - не упустите возможности в лайве пообщаться с докладчиками. По московскому времени первая сессия стартует…
Делюсь впечатлениями от доклада про поддержку Posit-вычислений в RISC-V процессорах.
Расстроило, что для поддержки Posit инструкций просто смапили наборы F/D. То есть программа может работать, либо с IEEE-754, либо с Posit. Одновременно перегонять плавучку из одного представления в другой, и писать
Из плюсов - добавили поддержку кастомных инструкций на уровне ассемблера для работы с Quire.
Так же порадовало, что жизнь для разработчиков вычислителей на базе Posit стала попроще. На докладе узнал, что допилили PositGen.
Для верификации 32-битных (только 32, для 16/64 бит такой поддержки нет) вычислителей на базе IEEE-754-2008
rnd лаборатория IBM разработала открытый набор тестовых векторов fpgen.
Как я понял PositGen - аналог fpgen для вычислений в формате Posit. Пока что не понятно opensource этот инструмент или нет. Найти исходники PositGen-A мне не удалось.
p.s. у кого есть доступ к ieeexplore - скиньте статью про PositGen в комментарии к посту. буду признателен👍🏻
Расстроило, что для поддержки Posit инструкций просто смапили наборы F/D. То есть программа может работать, либо с IEEE-754, либо с Posit. Одновременно перегонять плавучку из одного представления в другой, и писать
posit вместо float не получится. Из плюсов - добавили поддержку кастомных инструкций на уровне ассемблера для работы с Quire.
Так же порадовало, что жизнь для разработчиков вычислителей на базе Posit стала попроще. На докладе узнал, что допилили PositGen.
Для верификации 32-битных (только 32, для 16/64 бит такой поддержки нет) вычислителей на базе IEEE-754-2008
rnd лаборатория IBM разработала открытый набор тестовых векторов fpgen.
Как я понял PositGen - аналог fpgen для вычислений в формате Posit. Пока что не понятно opensource этот инструмент или нет. Найти исходники PositGen-A мне не удалось.
p.s. у кого есть доступ к ieeexplore - скиньте статью про PositGen в комментарии к посту. буду признателен👍🏻
Записки CPU designer'a
Делюсь впечатлениями от доклада про поддержку Posit-вычислений в RISC-V процессорах. Расстроило, что для поддержки Posit инструкций просто смапили наборы F/D. То есть программа может работать, либо с IEEE-754, либо с Posit. Одновременно перегонять плавучку…
В контексте бесед о Posit и его поддержки на уровне расширения в ISA RISC-V рекомендую почитать эту статью (спасибо Doke за ссылку). Здесь разбирается "proposed XPosit RISC-V extension".
Тема для размышлений:
Напомню, что в Posit только 1 режим округления. Посмотрите на набор инструкций для поддержки расширения F - там 3 бита отведены под поле rm (rounding mode).
Как это можно/нужно обыграть на уровне проектирования Posit-extension?
Тема для размышлений:
Напомню, что в Posit только 1 режим округления. Посмотрите на набор инструкций для поддержки расширения F - там 3 бита отведены под поле rm (rounding mode).
Как это можно/нужно обыграть на уровне проектирования Posit-extension?
Тем временем мы кажется пропустили новость дня про Yadro и Imagination Technologies
"Imagination Technologies announces that its ultra-efficient BXM-4-64 GPU has been licensed by YADRO Microprocessors, a fabless IC design house, subsidiary of YADRO, a leader in enterprise server and storage solutions in the Russian market. The processor will be implemented in YADRO Microprocessors’ EL Construct T RISC-V based System-on-Chip (SoC), targeting enterprise tablet application and is expected to ship in 2023."
CPU от Syntacore
GPU от Imagination?
🧐🧐🧐
"Imagination Technologies announces that its ultra-efficient BXM-4-64 GPU has been licensed by YADRO Microprocessors, a fabless IC design house, subsidiary of YADRO, a leader in enterprise server and storage solutions in the Russian market. The processor will be implemented in YADRO Microprocessors’ EL Construct T RISC-V based System-on-Chip (SoC), targeting enterprise tablet application and is expected to ship in 2023."
CPU от Syntacore
GPU от Imagination?
🧐🧐🧐
Александр Редькин, генеральный директор Syntacore, войдёт в состав совета директоров RISC-V
"At this Premier level, Alexander Redkin, CEO and co-founder at Syntacore, will join the RISC-V Board of Directors."
"At this Premier level, Alexander Redkin, CEO and co-founder at Syntacore, will join the RISC-V Board of Directors."
Записки CPU designer'a
Ого, Байкал оказывается купил 36% в CloudBear, питерском разработчике ядер RISC-V. Планируют уже сейчас закладывать эти ядра в качестве управляющих на новых процессорах Baikal L и S2
Октябрьские слухи подтвердились - Создатели «Байкалов» стали совладельцами CloudBEAR
CNews.ru
Создатели «Байкалов» стали совладельцами одного из сильнейших российских разработчиков процессорных ядер - CNews
Владельцы компании, разрабатывающей российские процессоры «Байкал» на тех или иных лицензируемых ядрах, купили...
Искал медь, а нашел золото
Принес вам ссылку на интересный канал. Отличное содержание и крутая подача материала.
Для интересующихся темой архитектуры процессора:
◽️Как работает КЭШ
◽️Числа с плавающей точкой
◽️Как работает Стек
Принес вам ссылку на интересный канал. Отличное содержание и крутая подача материала.
Для интересующихся темой архитектуры процессора:
◽️Как работает КЭШ
◽️Числа с плавающей точкой
◽️Как работает Стек
YouTube
КАК РАБОТАЕТ КЭШ ПРОЦЕССОРА | ОСНОВЫ ПРОГРАММИРОВАНИЯ
Как работает КЭШ?
Одна из важных частей всего компьютера, которая зачастую остается в тени, так как напрямую мы взаимодействовать с кэшем не можем.
Зато он весьма сильно влияет на скорость выполнения программ.
Как, что и почему - смотрим в видео.
ПЛЕЙЛИСТ…
Одна из важных частей всего компьютера, которая зачастую остается в тени, так как напрямую мы взаимодействовать с кэшем не можем.
Зато он весьма сильно влияет на скорость выполнения программ.
Как, что и почему - смотрим в видео.
ПЛЕЙЛИСТ…
На YouTube канале RISC-V International начали выкладывать записи докладов с RISC-V Summit 2021
Доклад от института вычислительной техники Китайской академии наук.
Успехи коллег из Китая впечатляют.
Удивил timeline разработки hp out-of-order CPU на Chisel. От первого коммита до тейпаута прошло чуть больше года.
Конечно я не знаю количественные характеристики на проекте по человеко-часам, но все равно впечатляет.
В докладе очень подробно расписаны подходы к perfomance modelling - вот тут таймкод. Про эмуляторы за миллионы долларов тоже упомянули.
Моделирование сложного CPU в составе которого многоуровневые кэши, протоколы когерентности, глубокие конвейеры, внеочередное исполнение команд, сложный предсказатель переходов, и.т.д. - отдельный технический челлендж.
В докладе рассмотрен подход к параллельной симуляции при помощи чекпоинтов. Подробнее про подводные камни такого подхода - смотри по ссылке выше.
Сам процессор полностью открыт, написан на Chisel. Исходники найти можно на git'e
Успехи коллег из Китая впечатляют.
Удивил timeline разработки hp out-of-order CPU на Chisel. От первого коммита до тейпаута прошло чуть больше года.
Конечно я не знаю количественные характеристики на проекте по человеко-часам, но все равно впечатляет.
В докладе очень подробно расписаны подходы к perfomance modelling - вот тут таймкод. Про эмуляторы за миллионы долларов тоже упомянули.
Моделирование сложного CPU в составе которого многоуровневые кэши, протоколы когерентности, глубокие конвейеры, внеочередное исполнение команд, сложный предсказатель переходов, и.т.д. - отдельный технический челлендж.
В докладе рассмотрен подход к параллельной симуляции при помощи чекпоинтов. Подробнее про подводные камни такого подхода - смотри по ссылке выше.
Сам процессор полностью открыт, написан на Chisel. Исходники найти можно на git'e
Сравнение векторных расширений RISC-V, ARM, AVX-512 на RISC-V General Member Meeting
Спасибо Дмитрию Кузнецову за наводку
Спасибо Дмитрию Кузнецову за наводку
Актуальный вопрос [особенно на фоне мирового дефицита чипов] от автора легендарного учебника по цифровой схемотехнике и архитектуре компьютера - Девида Паттерсона (либо вопрос от его тёзки).
Вопрос: когда снизится цена на чипы на базе RISC-V? Видимо вопрос адресован больше к SiFive.
Сейчас простейшая отладка на базе FE310 стоит порядка 20$
За отладку в форм-факторе Arduino придется отдать уже 40$
Всегда конечно есть разработчики из поднебесной - Longan с отладкой за 7.5$
Думаю последний вариант не особо интересен преподавателям в США😅
Вопрос: когда снизится цена на чипы на базе RISC-V? Видимо вопрос адресован больше к SiFive.
Сейчас простейшая отладка на базе FE310 стоит порядка 20$
За отладку в форм-факторе Arduino придется отдать уже 40$
Всегда конечно есть разработчики из поднебесной - Longan с отладкой за 7.5$
Думаю последний вариант не особо интересен преподавателям в США😅
Записки CPU designer'a
Доклад от института вычислительной техники Китайской академии наук. Успехи коллег из Китая впечатляют. Удивил timeline разработки hp out-of-order CPU на Chisel. От первого коммита до тейпаута прошло чуть больше года. Конечно я не знаю количественные характеристики…
Наконец-то дошли руки до XiangShan
Давно хотел разобраться с chisel, посмотреть как себя ведет сгенерированный verilog под vivado/quartus.
Спустя несколько часов, прописывания
всех environment, установки chisel, jdk, verilator, изучения issue на китайско-английском языке пришел к следующим выводам:
1. с 16 гб собрать процессор даже в минимальной конфигурации не получится.
2. я бы не потратил несколько часов на попытки переписать build config, если сразу прочел бы Troubleshooting Guide, где на первой же строчке написано:
Make sure your device have enough memory. Xiangshan project is quite memory intensive. We recommand 32GB memory for MinimalConfig and 64GB memory for full XiangShan
🤦♂️🤦♂️🤦♂️
3. Хорошо, когда у процессора есть документация. Плохо когда она только на китайском.
Пока что буду подыскивать сервер для экспериментов и переключусь на Berkeley Out-of-Order RISC-V Processor, хотя кажется мне лучше все-таки начать с ChiselV😅
Давно хотел разобраться с chisel, посмотреть как себя ведет сгенерированный verilog под vivado/quartus.
Спустя несколько часов, прописывания
всех environment, установки chisel, jdk, verilator, изучения issue на китайско-английском языке пришел к следующим выводам:
1. с 16 гб собрать процессор даже в минимальной конфигурации не получится.
# An error report file with more information is saved as:
# /home/nicktern/XiangShan/hs_err_pid12197.log
1 targets failed
XiangShan.runMain subprocess failed
Однако, вот тут у пользователя это получилось. в build config он прописал 16гб, но при этом реальной памяти было 24гб. Так что если у вас, как и у меня 16гб оперативки, то можно даже не пытаться2. я бы не потратил несколько часов на попытки переписать build config, если сразу прочел бы Troubleshooting Guide, где на первой же строчке написано:
Make sure your device have enough memory. Xiangshan project is quite memory intensive. We recommand 32GB memory for MinimalConfig and 64GB memory for full XiangShan
🤦♂️🤦♂️🤦♂️
3. Хорошо, когда у процессора есть документация. Плохо когда она только на китайском.
Пока что буду подыскивать сервер для экспериментов и переключусь на Berkeley Out-of-Order RISC-V Processor, хотя кажется мне лучше все-таки начать с ChiselV😅
GitHub
GitHub - OpenXiangShan/XiangShan: Open-source high-performance RISC-V processor
Open-source high-performance RISC-V processor. Contribute to OpenXiangShan/XiangShan development by creating an account on GitHub.
This media is not supported in your browser
VIEW IN TELEGRAM
С ChiselV и правда оказалось все проще. Chisel to Verilog в этот раз не запросил 16+гб оперативной памяти. Дизайн с первого раза собрался под Vivado. Покопался в Verilator, нарисовал в консоли название лучшего FPGA комьюнити🤟🏻
p.s. @KeisN13, я знаю что ты уже хочешь написать. Статья для ПЛИС-систем в процессе
p.s. @KeisN13, я знаю что ты уже хочешь написать. Статья для ПЛИС-систем в процессе
Записки CPU designer'a
Наконец-то дошли руки до XiangShan Давно хотел разобраться с chisel, посмотреть как себя ведет сгенерированный verilog под vivado/quartus. Спустя несколько часов, прописывания всех environment, установки chisel, jdk, verilator, изучения issue на китайско…
XiangShan продолжение
Машины с 64гб оперативки хватило, чтобы транслировать Chisel в Verilog.
XiangShan в минимальной конфигурации (осталось разобраться по докам на китайском, что же включает в себя сборка в
По времени ушло минут 40, что кажется вполне себе неплохим результатом.
Ограничил память ОЗУ для сборки минимального конфига в 40гб ( в Troubleshooting Guide рекомендуют 32гб, но решил взять запасом). Судя по тому, что выдавал репорт загруженности системы в топовой нагрузке сжиралось 50 гб ОЗУ🥲
Вопрос - к чему тогда параметр, который судя по описанию ограничивает максимальную загрузку ОЗУ?
Полученный Verilog файл весит 44мб, 680804 строк.
Далее интересно оценить hw utilization процессора и убедиться в том, что сгенерированный Verilog вообще синтезизурется.
Закинул сгенерированные файлы в Vivado, выставил флаг
Итоги синтеза смотрите на картинке.
Машины с 64гб оперативки хватило, чтобы транслировать Chisel в Verilog.
XiangShan в минимальной конфигурации (осталось разобраться по докам на китайском, что же включает в себя сборка в
MinimalConfig и чем отличается от других). По времени ушло минут 40, что кажется вполне себе неплохим результатом.
Ограничил память ОЗУ для сборки минимального конфига в 40гб ( в Troubleshooting Guide рекомендуют 32гб, но решил взять запасом). Судя по тому, что выдавал репорт загруженности системы в топовой нагрузке сжиралось 50 гб ОЗУ🥲
Вопрос - к чему тогда параметр, который судя по описанию ограничивает максимальную загрузку ОЗУ?
Полученный Verilog файл весит 44мб, 680804 строк.
Далее интересно оценить hw utilization процессора и убедиться в том, что сгенерированный Verilog вообще синтезизурется.
Закинул сгенерированные файлы в Vivado, выставил флаг
out of context. Собирал проект под самый жирный Artix, увы под Kintex/Virtex синтезить не позволяет лицензия. Итоги синтеза смотрите на картинке.