Пополнение в литературе по RISC-V.

Возможно, будет интересно тем, кто планирует приобретать версию Харрисов для RISC-V.
На сайте Elsevier дают скидку в 50% на bundle из бумажной и электронной версии: link

Спасибо за информацию - @neerps

p.s. Shipping: Free 0_о. На Амазоне за доставку платил 40$

Завтра стартует 3-х дневная выставка ChipExpo.

На деловой программе выставки вас ждут доклады по трем направлениям:

1. Школа синтеза цифровых схем.
2. Микроархитектура, верификация и физическое проектирование микросхем.
3. Продвинутые и экспериментальные методы автоматизации проектирования микросхем

Подробное расписание вы найдете - тут

Завтра на стриме будет возможность послушать и меня. На секции 2, для студентов и разработчиков, выступлю с докладом про кэши. Это будет вводный доклад про иерархию памяти, микроархитектуру кэша и алгоритмы замещения.

Ловите ссылку на презентацию Миландра на Samsung Open Source Conference Russia 2021.
Тема доклада: Применение процессоров с архитектурой RISC-V – это новый драйвер для систем автоматического регулирования, Юрий Мякочин, Миландр

Новости о RISC-V extension'ах.
RISC-V Vector extension заморожена и вынесена на public review.
Последнюю версию спеки R-VV можно найти - тут
Для многих команд - это зеленый свет, что можно приступать к разработке Vector Unit'ов не боясь глобальных изменений в стандарте.

Про сравнение векторных расширений RISC-V и ARM - можно прочесть тут

"С чего лучше начать изучение RISC-V и архитектуры процессорных систем?"

В последнее время все чаще слышу данный вопрос от студентов, стажеров и энтузиастов.

Решил собрать в одном месте полезные ресурсы и материалы, которыми сам часто пользуюсь.
Ловите мой RISC-V Awesome list

Как выпустить свой ASIC бесплатно?

Стартовал сбор проектов для 3-го шатла на фабрике SkyWater.
Расписание подачи заявок на шатл можете найти - тут.

Обновили страницу с проектами 3-го MPW. С ними ознакомиться можно - тут.

Из интересного на глаза попался проект с ядром от Syntacore SCR1.

Больше полезных ссылок о инициативе гугла, efabless и open-source собрал на git'e

Конференции

Сегодня расскажу вам о ближайших must see мероприятиях.

FPGA-Systems 2021.2

Началась регистрация на 3-ю конференцию, от крупнейшего сообщества RTL-разработчиков - FPGA-Systems.

Конференция пройдет теперь в двух городах - Москва и Санкт-Петербург.

С предварительным списком докладов можно ознакомиться - тут
По ссылке выше можете зарегистрироваться как онлайн/офлайн участник либо предложить идею для своего доклада.

RISC-V SUMMIT

Крупнейшая конференция RISC-V разработчиков.

Где и когда?
6-8 декабря. Сан-Франциско.
Можно зарегистрироваться как онлайн, так и офлайн.

Сколько стоит участие?
Есть академическая регистрация на виртуальное участие - за 0$

Если у вас есть виза в США и вы очень хотите поехать на выставку, но есть проблемы с финансами, то можете обратиться к разделу Scholarships

Там подробно расписано, кто может обратиться за финансовой помощью для оплаты перелета/проживания.
Внимательно изучите разделы:
1) Diversity Registration Scholarships
2) Need-based Registration Scholarships


С программой конференции можете ознакомиться - тут

Среди представителей российских компаний нашел - Александра Козлова CTO CloudBEAR
Тема доклада:
"Lightning Talk: Improving Performance of National Crypto Algorithms with Custom Instructions"

Быстрый старт в проектировании и программирования SoC на базе RISC-V

Обновился один из лучших курсов по Computer Architecture - RVfpga
Переиздание MIPSfpga - на актуальной архитектуре.

Изменения минорные, подробнее смотрите на сайте, но это отличный повод напомнить вам про этот курс🙃


Сейчас готово 10 из 20 планируемых лабораторных работ. Все задания планируется подготовить к концу 2021-го года.

Пока что можете изучить с программный пакет Vivado ознакомиться с устройством и программированием промышленного ядра - EH1 RISC-V SweRV CoreTM 1.9 from Western Digital.

Готовы следующие лабораторные работы:
● Lab 0: Overview of RVfpga Labs
● Lab 1: Creating a Vivado Project
● Lab 2: C Programming
● Lab 3: RISC-V Assembly Language
● Lab 4: Function Calls
● Lab 5: Image Processing: C & Assembly
● Lab 6: Introduction to I/O
● Lab 7: 7-Segment Displays
● Lab 8: Timers
● Lab 9: Interrupt-driven I/O
● Lab 10: Serial Buses

Курс бесплатный. Единственный раздражающий момент - необходимо регистрироваться и ждать approve на загрузку образовательных материалов.

p.s. у меня на сайте были проблемы с вводом капчи. перепробовал 4 браузера. появилась капча для ввода только после перехода в режим инкогнито. мб кому поможет

Ого, Байкал оказывается купил 36% в CloudBear, питерском разработчике ядер RISC-V.
Планируют уже сейчас закладывать эти ядра в качестве управляющих на новых процессорах Baikal L и S2

Теперь эта roadmap от Байкал стала намного понятнее

upd: пост с канала первоисточника удалили

В продолжение темы об образовательных материалах в контексте RISC-V:
Пять презентаций по RISC-V процессорам, музыка на ПЛИСах и продолжение следует

В данной заметке вы найдете список новых лабораторных работ.

С коллегами из Syntacore разрабатываем лабораторную работу, в которой исследуем прирост производительности процессора в зависимости от конфигурации иерархии памяти, а именно сравнение производительности системы с кэшем и без.

Архитектурно эта лабораторная работа повторяет устройство Prefetch Buffer'a и Full Associative cache микроконтроллера PIC32MZ.

Ждите анонс в декабре этого года🖐🏻

Тренд на RISC-V

В последнее время в новостных заголовках все чаще мелькает RISC-V. Много разных споров и обсуждений о том, является ли RISC-V той самой серебряной пулей в мире процессорных архитектур или же RISC-V не годится в проекты крупнее микроконтроллерного класса.

Недавно поднялся шум вокруг вакансии, опубликованной на сайте Apple. Рекрутеры ищут "RISC-V High Performance Programmer". В требованиях, естественно, знания ISA RISC-V ( и векторного ISA of ARM), С/ASM.

Затем, спустя пару недель Intel релизит soft-ip на базе RISC-V - Nios® V Processors.

Уже два гиганта в индустрии показали, что заинтересованы в технологии RISC-V и начинают активно переходить к стадии разработки будущих продуктов в контексте экосистемы RISC-V.

Кто следующий вступит в гонку проектирования чипов на базе RISC-V?
Давайте спросим нашего главного инсайдера - раздел вакансий на сайте LinkedIn. В поле вакансии напишем RISC-V, регион любой.
Найдено 1080 результатов.

Что нашлось среди именитых компаний:
▫️AMD ASIC IP Hardware Design Engineer.
В требованиях - "Experience in designing RISC-V controllers including instruction and data cache designs"

▫️IBM Hardware Developer
В требованиях -
"Ideal candidate will have 3+ years of professional or academic experience working with open-source RISC-V core

Proficiency in hardware (RTL) design in Verilog or VHDL

RISC-V architecture and implementation"

Что удивило - "Experience with Scala and/or Chisel/FIRRTL"

▫️NVIDIA Senior Design Verification Engineer - Hardware

В тексте вакансии прямым текстом сказано:
"NVIDIA is looking for creative design verification specialists to join us in architecting world class RISC-V based micro-processor.

We are a team responsible for building RISC-V based embedded CPU for NVIDIA GPU and Tegra SOC. "


Так же в требованиях упоминалось знакомство с экосистемой RISC-V в таких компаниях, как: NXP, Microchip, Imagination Technologies [бывший разработчик чипов на базе MIPS].

Ждем в ближайшее время интересных анонсов и решений на базе RISC-V.

Особенно интересно это смотрится на фоне новостей о нехватке кадров в микроэлектронике в США,

Так что сейчас - золотое время для изучения методик проектирования микропроцессоров и СнК на базе RISC-V. Крутые курсы и материалы найдете в предыдущих постах на канале🤟🏻


p.s. ссылки на вакансии взяты с сайта LinkedIn. При проблемах с доступом используйте VPN.

RISC-V Ambassador Program

Сегодня я к вам c новостью. RISC-V International приняла мою заявку и я присоединился к программе RISC-V Ambassador.

Спасибо большое рабочему комитету RISC-V за такую возможность.

Оговорюсь сразу, что это не оплачиваемая и не реальная вакансия.
Из бенефитов - лимитированный мерч и бесплатное посещение мероприятий, организованных RISC-V Internetional.

Давайте разберемся, чем же занимаются амбассадоры RISC-V.
Программа RISC-V Ambassador's выделяет 3 основные задачи:

1) Продвижение проектов и технологий на базе RISC-V.

2) Обучение локального сообщества техническим аспектам и идее RISC-V.

3) Работа над вовлечением новых участников в экосистему RISC-V.

В целом все то, чем я и занимаюсь последние пару лет😅

Сейчас готовится много крутых образовательных материалов, посвященных синтезу и верификации цифровых схем, проектированию процессоров на базе RISC-V в рамках «Школы синтеза цифровых схем».
С новой программой учебных материалов можете ознакомиться по ссылке выше.

Stay tuned 🤟

Alibaba открыли исходники 4-х процессоров на базе RISC-V серии Xuantie.

Verilog исходники выложены на github.
Кодстайл вызывает много вопросов, местами пугает и вводит в недоумение, однако это никоим образом не умаляет вклада разработчиков в развитие opensource сообщества RISC-V.

В статье о Xuantie-910 вы найдете сравнение с современными ARM/RISC-V чипами: BOOMV2, sweRV, SCR7, SiFive U74.

За новость спасибо Дмитрию Кузнецову.

Новый формат плавающей точки от инженеров Tesla

Стандарт IEEE-754 всегда был предметом споров и обсуждений. Некоторые считают IEEE-754 морально устаревшим и математически неверным.
Стандарт был представлен в 1985-м году, а после получил обновления в 2008-м и 2019-м годах.
О последних нововведениях 754-го стандарта сможете ознакомиться в данной заметке.

На канале @fpga_news наткнулся на занимательный документ.
В нем представлено описание форматов CFloat8, CFloat16, которые используются в Tesla.
Из интересного, в документе описан формат Unsigned half Precision (UHP), где отказались от знакового бита и увеличили на 1 поля экспоненты, расширив этим динамический диапазон представляемых чисел.

Посыл у всех новых/старых форматов один - большая пропускная способность за счет вычислений при помощи 16/8 битных чисел вместо 32-битных. За большую пропускную способность платят меньшей точностью, но при этом увеличивается разрядность поля экспоненты для поддержки необходимого диапазона представляемых чисел.

Помимо CFloat рекомендую ознакомиться со следующими форматами:

⏺ TensorFloat от Nvidia
⏺ BrainFloat
⏺ MSFP от Microsoft
⏺ и куда же без Posit

Siemens бесплатно предоставляет широкий выбор учебных материалов, готовых к использованию для обучения студентов. Среди курсов есть тематика микроэлектроники:
ASIC verification, Introduction to System Verilog, Functional Verification methods, etc.

Бегло пролистал содержание перечисленных выше курсов. Наиболее полезным показался курс ASIC Verification. В нем и lab assignments, примеры кода, квиз, а не просто набор презентаций. Последние без lecture notes, как по мне не особенно полезны.

Для курса ASIC Verification подразумевается работа с QuestaSim.
По идее данный симулятор скоро будет поставляться бесплатно с пакетом Quartus Lite. Но когда это наступит непонятно.
Сейчас последняя Lite версия - 20.1.1. Судя по описанию, в состав пакета Quartus 20.1.1 входит ModelSim, а не Questa.
Ждём-с 👉👈
Пока что в качестве альтернативы можно попробовать работать с предложенными в курсе исходниками через edaplayground. Для работы с edaplayground понадобится университетская или корпоративная почта.

За наводку спасибо - @embedoka

Посмотрите какой милый ролик сняла команда Microchip.
Напоминает титры из ситкомов 90-х.

Ждем с докладом на RISC-V Summit

Уже через 5 минут стартует третья по счёту тусовка FPGA-комьюнити.
У кого не получилось присоединиться оффлайн, по-прежнему есть возможность подключиться к онлайн-трансляции.

Лендинг конфы➡️ FPGA-Systems 2021.2 ⬅️и программа докладов.

Ну и конечно рилтайм-обсуждение происходящего в чате FPGA- комьюнити: @fpgasystems