Work Embedded

#RTL#UVM#дизайнер#разработчик

Вендор и производитель IT-инфраструктуры YADRO в поиске талантливых и целеустремлённых специалистов 🔎

Распределённая команда — работайте удалённо или в офисах в Москве, Санкт-Петербурге, Нижнем Новгороде и других городах.

З/П: не указана

Должностные обязанности:

RTL Designer:
• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Инженер по UVM верификации:
• Планирование функциональной верификации и разработка тестовых планов IP блоков или СнК;
• Разработка верификационных окружений для разрабатываемых в компании IP блоков;
• Автоматизация процедуры тестирования с помощью скриптовых языков;
• Взаимодействие с разработчиками IP блока, архитекторами, программистами на всех этапах верификации;
• Постановка на регрессионное тестирование.

Знание/опыт:

RTL Designer:
• Опыт разработки RTL от 3 лет;
• Знание Verilog/SystemVerilog;
• Опыт использования RTL симулятора от 3 лет (any vendor).

Инженер по UVM верификации:
• Опыт верификации и/или разработки RTL для FPGA или ASIC;
• Знакомство с архитектурой хотя бы одного современного процессора;
• Уверенный пользователь RTL симулятора (any vendor);
• Хорошее знание SystemVerilog и его ООП-подмножества;
• Владение скриптовыми языками (perl/python/tcl/shell scripting);

Условия труда:

• Участие в масштабных проектах, которые влияют на жизнь всей страны.
• Профессиональное и карьерное развитие.
• Возможность работать с талантливыми инженерами и напрямую влиять на развитие технологий.

Контакты:

Вы можете порекомендовать друзей и знакомых на следующие вакансии:
RTL Designer
Инженер по UVM верификации

💡 Это уникальная возможность создавать передовые продукты и развивать свой потенциал в окружении экспертов, у которых множество инновационных идей в разработке, управлении и производстве технологических решений высшего качества.

_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded

❤2👍1

www.tgoop.com/rabotaembedded/1908

3.31K viewsAug 21 at 09:32

#RTL#UVM#дизайнер#разработчик

Вендор и производитель IT-инфраструктуры YADRO в поиске талантливых и целеустремлённых специалистов 🔎

Распределённая команда — работайте удалённо или в офисах в Москве, Санкт-Петербурге, Нижнем Новгороде и других городах.

З/П: не указана

Должностные обязанности:

RTL Designer:
• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Инженер по UVM верификации:
• Планирование функциональной верификации и разработка тестовых планов IP блоков или СнК;
• Разработка верификационных окружений для разрабатываемых в компании IP блоков;
• Автоматизация процедуры тестирования с помощью скриптовых языков;
• Взаимодействие с разработчиками IP блока, архитекторами, программистами на всех этапах верификации;
• Постановка на регрессионное тестирование.

Знание/опыт:

RTL Designer:
• Опыт разработки RTL от 3 лет;
• Знание Verilog/SystemVerilog;
• Опыт использования RTL симулятора от 3 лет (any vendor).

Инженер по UVM верификации:
• Опыт верификации и/или разработки RTL для FPGA или ASIC;
• Знакомство с архитектурой хотя бы одного современного процессора;
• Уверенный пользователь RTL симулятора (any vendor);
• Хорошее знание SystemVerilog и его ООП-подмножества;
• Владение скриптовыми языками (perl/python/tcl/shell scripting);

Условия труда:

• Участие в масштабных проектах, которые влияют на жизнь всей страны.
• Профессиональное и карьерное развитие.
• Возможность работать с талантливыми инженерами и напрямую влиять на развитие технологий.

Контакты:

Вы можете порекомендовать друзей и знакомых на следующие вакансии:
RTL Designer
Инженер по UVM верификации

💡 Это уникальная возможность создавать передовые продукты и развивать свой потенциал в окружении экспертов, у которых множество инновационных идей в разработке, управлении и производстве технологических решений высшего качества.

_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded

BY Work Embedded